n阱p阱p-外延层p+硅衬底.PPT

§1 双极型（NPN）集成电路工艺(典型的PN结隔离工艺) 思考题 1.衬底准备2.第一次光刻——N+隐埋层扩散孔光刻 NPN晶体管剖面图 埋层 外延层作用 在晶体管的电学参数中，特征频率ft,饱和压降Uces，最大集电极电流ICM，击穿电压UBRCEO，结电容都与集电区的掺杂浓度有关。而且他们对集电区浓度的要求相互矛盾。 为了获得高的击穿电压、小的结电容，要求集电区电阻率高 为了获得小的饱和压降Uces（直接决定逻辑电路的输出低电平，越小越好）和集电区串联电阻,提高特征频率fT和ICM要求电阻率低 埋层的作用 外延层的作用 为了获得高的击穿电压、小的结电容 隔离的实现 光刻掩膜版汇总 外延层电极的引出 §2 CMOS集成电路工艺 CMOS集成电路是目前应用最为广泛的一种集成电路，约占集成电路总数的95%以上。 CMOS工艺技术是当代VLSI工艺的主流工艺技术，它是在PMOS与NMOS工艺基础上发展起来的。其特点是将NMOS器件与PMOS器件同时制作在同一硅衬底上。 CMOS工艺技术一般可分为三类，即 P阱CMOS工艺 N阱CMOS工艺 双阱CMOS工艺 1.P阱CMOS工艺 P阱CMOS工艺以N型单晶硅为衬底，在其上制作P阱。NMOS管做在P阱内，PMOS管做在N型衬底上。 P阱CMOS工艺 电连接时，P阱接最负电位，N衬底接最正电位，通过反向偏置的PN结实现PMOS器件和NMOS器件之间的相互隔离。P阱CMOS芯片剖面示意图见下图。 由于氧化层中正电荷的作用以及负的金属(铝)栅与衬底的功函数差，使得在没有沟道离子注入技术的条件下，制备低阈值电压(绝对值)的PMOS器件和增强型NMOS器件相当困难。于是，采用轻掺杂的n型衬底制备PMOS器件，采用较高掺杂浓度扩散的p阱做NMOS器件（使阈值电压从负变正，因为高的表面态会使NMOS的阈值电压为负），在当时成为最佳的工艺组合。 N阱CMOS芯片剖面示意图 N阱CMOS正好和P阱CMOS工艺相反，它是在P型衬底上形成N阱。因为N沟道器件是在P型衬底上制成的，这种方法与标准的N沟道MOS(NMOS)的工艺是兼容的。在这种情况下，N阱中和了P型衬底， P沟道MOS管会受到过渡掺杂的影响。 N阱CMOS工艺 早期的CMOS工艺的N阱工艺和P阱工艺两者并存发展。但由于N阱CMOS中NMOS管直接在P型硅衬底上制作，有利于发挥NMOS器件高速的特点，因此成为常用工艺 。 3.双阱CMOS工艺 随着工艺的不断进步，集成电路的线条尺寸不断缩小，传统的单阱工艺有时已不满足要求，双阱工艺应运而生。 双阱CMOS工艺 通常双阱CMOS工艺采用的原始材料是在N+或P+衬底上外延一层轻掺杂的外延层，然后用离子注入的方法同时制作N阱和P阱。 双阱CMOS工艺 使用双阱工艺不但可以提高器件密度，还可以有效的控制寄生晶体管的影响，抑制闩锁现象。 2) 简化N阱CMOS工艺演示 N阱CMOS芯片剖面示意图 N阱CMOS芯片剖面示意图见下图。 氧化层生长 曝光 氧化层的刻蚀 N阱注入 形成N阱 氮化硅的刻蚀 场氧的生长 去除氮化硅 重新生长二氧化硅（栅氧） 生长多晶硅 刻蚀多晶硅 刻蚀多晶硅 P+离子注入 N+离子注入 光刻接触孔 刻铝 刻铝 （图中展示的是刻铝后的图形） 一、双阱工艺* n阱的形成 1. 外延生长 2. 氧化生长 3.第一层掩膜（光刻1）“n阱注入” 4. n阱注入 磷注入 5. 退火 十四、参数测试 CMOS 制作中的一般掺杂工艺 MOS工艺的自对准结构 自对准是一种在圆晶片上用单个掩模形成不同区域的多层结构的技术，它消除了用多片掩模所引起的对准误差。在电路尺寸缩小时，这种有力的方法用得越来越多。 有许多应用这种技术的例子，例子之一是在多晶硅栅MOS工艺中，利用多晶硅栅极对栅氧化层的掩蔽作用，可以实现自对准的源极和漏极的离子注入，如图所示。 自对准工艺 示意图 自对准工艺 上图中可见形成了图形的多晶硅条用作离子注入工序中的掩模，用自己的“身体”挡住离子向栅极下结构（氧化层和半导体）的注入，同时使离子对半导体的注入正好发生在它的两侧，从而实现了自对准。 而且原来呈半绝缘的多晶硅本身在大量注入后变成低电阻率的导电体。 可见多晶硅的应用实现“一箭三雕”之功效。 3 BiCMOS工艺 BiCMOS工艺技术是将双极与CMOS器件制作在同一芯片上，这样就结合了双极器件的高跨导、强驱动和CMOS器件高集成度、低功耗的优点，使它们互相取长补短、发挥各自优点，从而实现高速、高集成度、高性能的超大规模集成