verilog~宋万杰~中级第一～第六讲(夏宇闻版).ppt

6.5 移位寄存器模型 [例6.11] 正确使用非阻塞赋值来描述时序逻辑的设计 风格 （方式 #3） module pipen3 (q3, d, clk); output [7:0] q3; input [7:0] d; input clk; reg [7:0] q3, q2, q1; always @(posedge clk) q1 = d; always @(posedge clk) q2 = q1; always @(posedge clk) q3 = q2; endmodule 西安电子科技大学 雷达信号处理国防科技重点实验室 6.5 移位寄存器模型 [例6.12] 正确使用非阻塞赋值来描述时序逻辑的设计 风格 （方式 #4） module pipen4 (q3, d, clk); output [7:0] q3; input [7:0] d; input clk; reg [7:0] q3, q2, q1; always @(posedge clk) q2 = q1; always @(posedge clk) q3 = q2; always @(posedge clk) q1 = d; endmodule 西安电子科技大学 雷达信号处理国防科技重点实验室 6.5 移位寄存器模型 以上移位寄存器时序逻辑电路设计的例子表明： 4种阻塞赋值设计方式中有1种可以保证仿真正确 4种阻塞赋值设计方式中有3种可以保证综合正确 4种非阻塞赋值设计方式全部可以保证仿真正确 4种非阻塞赋值设计方式全部可以保证综合正确 西安电子科技大学 雷达信号处理国防科技重点实验室 6.6 阻塞赋值及一些简单的例子 [例6.13] module dffb (q, d, clk, rst); output q; input d, clk, rst; reg q; always @(posedge clk) if (rst) q = 1b0; else q = d; endmodule 虽然可行也很简单，但我们不建议这种用阻塞赋值来描述D 触发器模型的风格。如果要把所有的模块写到一个always 块里，是可以采用阻塞赋值得到正确的建模、仿真并综合成期望的逻辑。但是，这种想法将导致使用阻塞赋值的习惯，而在较为复杂的多个always 块的情况下可能会导致竞争冒险. 西安电子科技大学 雷达信号处理国防科技重点实验室 6.6 阻塞赋值及一些简单的例子 [例6.14] 使用非阻塞赋值来描述D 触发器是建议使用的风格 module dffx (q, d, clk, rst); output q; input d, clk, rst; reg q; always @(posedge clk) if (rst) q = 1b0; else q = d; endmodule 养成在描述时序逻辑的多个always 块（甚至在单个 always 块）中使用非阻塞赋值的习惯比较好，此例就是这个 例子。 西安电子科技大学 雷达信号处理国防科技重点实验室 6.7 时