《计算机系统综合设计》课程设计.doc

xxxx大学课程设计说明书题 目：课 程：院 （部）：专 业：班 级：学生姓名：学 号：指导教师：完成日期：2013年1月17日 目录 一、课程设计题目 4 二、课程设计目的 4 三、课程设计方案 4 四、课程设计内容 4 （一）、硬件资源 4 1．运算器模块 4 2．寄存器堆模块 4 3．指令部件模块 4 4．内存模块 5 5．总线缓冲模块 5 6．微程序控制模块 5 7．启停和时序模块 5 8．整机逻辑框图 5 （二）、设计指令 6 1、指令操作数寻址方式及其代码 6 2、指令执行流程 7 （三）、确定微操作控制信号及其实现方法 7 1、设计微指令格式 7 2、微程序控制方式 7 3、设计实验接线表 8 4．PLD方程 9 （四）、指令编码及微程序 11 （五）、程序调试 13 五、结论 16 六、参考文献 16 山东建筑大学计算机科学与技术学院 课程设计任务书 设计题目 实验计算机指令的设计（三） 已知技术参数和设计要求 使用FD-CES实验仪 主要模块：运算器、寄存器、指令部件、内存、总线缓冲、微程序控制、启停和时序模块。 完成以下5条指令的设计： MOV A,#DATA MOV R1,#DATA SUB A,R1 STA ADDR JC ADDR 设计内容与步骤 运算器采用单累加器多寄存器结构，操作数寻址方式采用直接地址寻址，立即数寻址，寄存器直接寻址。 程序、微程序的设计、调试。 设计程序验证这5条指令的执行情况。 课程设计说明书。 设计工作计划与进度安排 调试工具4学时 学时学时学时  一、课程设计题目 实验计算机指令的设计（三） 二、课程设计目的 在学习了专业基础课《计算机组成原理A》和《系统结构》课程的基础上，通过设计简单实验计算机的部分指令，加深对计算机硬件结构和系统软件的认识，初步掌握计算机指令的设计与使用方法。 巩固对“计算机组成原理与系统结构”概念的理解；加深对计算机组成、结构、工作原理、工作过程的理解和认识；提高综合运用所学知识进行系统分析、设计的能力。 三、课程设计方案 基于FD-CES实验箱的硬件模块平台，通过PC机和可编程逻辑（PLD）电路实验板，完成简单实验计算机的部分指令的控制信号线的连接、编码、微程序的设计，在FD-CES实验箱的控制台上运行用所设计的指令编写的程序，验证设计指令的正确性。 四、课程设计内容 （一）、硬件资源 1．运算器模块 该模块（ALU）的构成有：累加器A（74198）、运算器ALU（74181*2）、累加器存器ACT(74377)、暂存器（74373）、输出缓冲器BUFFER(74245)，以及进位产生线路、累加器判零线路等构成。 2．寄存器堆模块 寄存器堆模块由两片74670（U12、U13）组成，提供4个8位的通用寄存器。它们可以作为运算器中的通用寄存器R0-R3使用，也可以作为累加器A0-A3使用。 3．指令部件模块 该部件由指令寄存器、程序计数器和指令译码器三部分组成。各部分的作用如下： 指令寄存器：用来存放计算机当前执行的指令码，其基本组成是操作码和操作数 址码。 程序计数器：也叫作指令地址寄存器，用来存放下一条指令或者下一指令字节的 址码，加一处于读数状态，当遇到转移指令且转移条件满足时接收转移地址。 指令译码器：用来翻译操作码，以产生相应的控制信号。 4．内存模块 内存模块是由一片2048*8bit的静态RAM电路6116及其操作控制电路组。块 最高位地址A1固定接地，内存模块（MEM）为用户提供有效的内存空间是1K节。停机时，可由控制台对其读\写；运行时，可由实验计算机对其读\写。 5．总线缓冲模块 本实验的实验仪有两组总线：宽8bit的内部数据总线IDB和外部数据总线ODB，宽11bit的内部地址总线IAB和外部地址总线OAB，它们将实验设计的基本功能模块连接起来。 总线缓冲模块（BUS）用于对总线信息进行控制传送和驱动。该模块由三态总线传输（两片74245、一片74125）组成。其中一片74245用于控制数据总线的双向传送，另一片74245和一片74125用于控制地址总线的单项传送。 6．微程序控制模块 该模块（MPG）主要由11位微地址计数器MPC（74163*3）、2K*24bit的 CM（6116*3），以及24位微指令寄存器MIR（74277*3）组成。 停机时，控存可由控制台读或写；运行时，控存处于读状态。 7．启停和时序模块 启停和时序模块（Ｒ－Ｐ）由运行触发器RUN（7474）、脉冲延迟电路（双单稳74123）等构成。用于产生RO、RF、φ、!φ、MICP等信号。 8．整机逻辑框图（见图一）