半导体集成电路7章.ppt

半导体集成电路 南京理工大学电光学院 第七章 CMOS数字电路子系统（逻辑功能部件） 多路开关 CMOS二进制加法器 串行进位加法器 超前进位加法器 CMOS数字乘法器 原理 并行乘法器 流水线乘法器 飞速乘法器 CMOS算术逻辑单元 定义 对于实际应用中的数字集成电路，往往一个电路模块完成某些特定的逻辑功能。这些模块成为电路的子系统或逻辑功能部件。 设计中应从设计难易程度、功耗高低、工作速度等多方面因素综合权衡考虑。可以采用多种设计方案，如CMOS静态门、传输门、动态逻辑电路等。本章介绍的逻辑功能部件，都可采用不同的设计方案来实现。 加法器和进位链 加法是最常用的运算，所以加法器是很重要的部件。它也常常是限制处理器运算速度的部件。 优化加法器性能可以从逻辑层和电路层上进行。 逻辑层在逻辑方程上下功夫，如超前进位器 电路层从改变晶体管尺寸及电路的拓扑连接来优化电路的速度或面积。 加法器相关概念 一位二进制加法器与多位二进制加法器 一位二进制加法器可分为半加器（HA）和全加器（FA）。 一位全加器是构成多位加法器的基本电路单元。 几个中间信号 从实现的角度，常常将S和Co定义为某些中间信号的函数： G，进位产生，当G=1时，将保证在Co产生一个进位 D，进位取消，当D=1时，保证Co没有进位 P，进位传播。当P=1时，将进位输入信号传播至输出（即Co=Ci） 全加器电路设计 1位二进制加法器的逻辑门电路 （2）传输门加法器 串行进位加法器 用N-1个全加器和1个半加器能计算两个N位数据的加法操作 串行进位加法器优缺点 是最紧凑的加法器： 使用的硬件和连线最少 最规则 版图实现也比较简单 最低位的进位信号会一直传到最高位，所以延迟时间较长。 加/减法器 4位串行进位加/减法器 超前进位加法器 超前进位加法器结论 各门的输入端数一般小于等于4 位数较多时，四级与四级之间采用逐位加法 乘法器 并行阵列乘法器 MxN阵列乘法器的关键路径 流水线乘法器 流水线技术 * * 典型的数字处理器 存储器 数据通路 控制电路 输入输出 布线 进行数据计算（包括算术运算和逻辑运算） 多路开关 D0 D2 D1 D3 K0,1 Y D3 1 1 D2 0 1 D1 1 0 D0 0 0 Y K0 K1 1. CMOS静态组合逻辑门电路结构 VDD 门级电路 晶体管级电路 D3 1 1 D2 0 1 D1 1 0 D0 0 0 Y K0 K1 Y D0 D1 D2 D3 D0 D1 D2 D3 Y 2. 传输门电路结构 半加器 A B Co S Half adder 1 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 Co S B A 加法器和进位链 A B Co S Ci Full adder 一位全加器 令 G=AB P= 进位产生信号 进位传输信号 进位取消信号 1.定义 （1）互补静态CMOS组合逻辑电路 变换思路：在不减慢进位产生速度的前提下，让“和”与“进位”产生的子电路之间共享某些逻辑来减少晶体管数目 CO=AB+BCi+ACi S=CO(A+B+Ci)+ABCi （1）互补静态CMOS组合逻辑电路 连接Cin (关键路径)的管子尽量靠近输出端 门级电路 Ci S A CO Ci 其中： G=AB P= P为1传Ci， P为0传Ci P为1传Ci， P为0传A或B 时延 结论: 1.逐位进位加法器的传播延时与N成线性关系 2.优化逐位进位加法器的全加器单元时，优化“进位延时”比“和延时”重要 tadder = (N-1)tcarry + tsum 带符号二进制数的减法运算 1. 二进制数的补码表示 补码最高位为符号位，正数为0，负数为1。 当二进制数为正数时，其补码与原码相同。 当二进制数为负数时，将原码的数值位逐位求反，然后在最低位加1得到补码。 减法运算的原理:减去一个正数相当于加上一个负数A?B=A+(?B)，对(?B)求补码，然后进行加法运算。 2. 二进制补码的减法运算 例 试用4位二进制补码计算5?2。 自动丢弃 解：因为(5?2)补=(5)补+(?2) 补 =0101+1110 =0011 所以 5?2=3 采用提前进位办法（CARRY LOOKAHEAD） 令 Gi=AiBi Pi= 进位产生信号 进位传输信号 Ci=Gi+PiCi-1 C1=G1+P1C0 C2=G2+P2G1+P2P1C0 C3=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 任何一位的进位输出只由本级和前级的输入信号组成而不必等待逐