实验一 2选1多路选择器1.doc

本科学生综合性实验报告 学号 114090317 姓名 李明旭 学院 物电学院 专业、班级 11电子 实验课程名称 电子设计自动化（EDA实验） 教师及职称 罗永道 （副教授） 开课学期 2013 至 2014 学年 下 学期 填报时间 2014 年 05 月 06 日 云南师范大学教务处编印 实验序号 1 实验名称 2选1多路选择器及其VHDL描述 实验时间 2014年05月04日 实验室 同析3栋楼114 一．实验预习 实验目的: (1) 掌握2选1多路选择器的工作原理； (2) 掌握VHDL编程语言的使用和设计方法； (3) 掌握Quartus II软件的使用和工程的开发流程。 实验原理、实验流程或装置示意图： 在数字电路中2选1多路选择器具备了组合逻辑电路的简单性和经典性的特征。本实验以此电路模块来学习对应的VHDL表达及其设计，同时练习使用Quartus II软件的开发流程。 2选1多路选择器（假设此模块的器件名是mux21a）的电路模型或元件图如图1所示。图中，a、b是两个数据选择通道输入端口；s是通道选择控制信号端；y是数据输出端；当s取值分别为0和1时，输出端y将分别输出来自输出口a和b的数据。此选择器对应的逻辑电路图2，可以认为是此多路选择器的内部电路结构。 图1 mux21a实体 图2 mux21a结构体 实验设备及材料 电脑一台，QuartusII 实验平台 实验方法步骤及注意事项 实验方法步骤： （1）打开计算机； （2）打开Quartur II软件，编写和调试实验代码，然后进行试验仿真。 注意事项： 实验过程中认真分析实验原理编写代码，防止书本、书包等物品与实验设备接触，以免造成不必要的麻烦。 二．实验内容 实验现象与结果 2选1多路选择器的VHDL描述1： entity mux21a is port(--定义输入输出端口 a:in bit; b:in bit; s:in bit; y:out bit); end entity mux21a; architecture one of mux21a is begin y=a when s=0 else b; end architecture one; 编译报告为： 其仿真波形如下所示： 其中a，b，s，都分别赋给不同频率的时钟信号 RTL图为： 符号图为： 2选1多路选择器的VHDL描述2： library ieee; use ieee.std_logic_1164.all; entity mux21a is port (a,b,s:in std_logic; y:out std_logic ); end entity mux21a; architecture one of mux21a is signal e:std_logic; signal d:std_logic; begin d=a and (not s); e=b and s ; y=d or e; end architecture one; 编译报告为： 其仿真波形如下所示： RTL图为： 符号图为： 2选1多路选择器的VHDL描述3： library ieee; use ieee.std_logic_1164.all; entity mux21a is port( a,b,s:in std_logic; y:out std_logic); end entity mux21a; architecture one of mux21a is begin process(a,b,s) begin if s=0 then y=a; else y=b; end if; end process; end architecture one ; 编译报告为： 其仿真波形如下所示： RTL图为： 符号图为： 对实验现象、实验结果的分析及其结论 从三个仿真波形都可以看出当s=0时y=a，s=1时y=b。完全实现了2选1多路选择器的功能。三个图中都显示，当a，b两个输入口分别输入不同频率的信号时，针对选通控制端s上所加的不同电平，输出y将有对应的信号输出。例如当s为高电