实验八 计数器及其应用(XU).ppt

* * 实验八 计数器及其应用 一、实验目的 1．学习用触发器构成各种计数器的方法。 2．测试各种计数器的逻辑功能和波形图，了解同步计数器与异步计数器的区别。 实验八 计数器及其应用 二、实验原理和电路 计数器是典型的时序逻辑电路，它用来累计和记忆输入脉冲的个数。计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。 计数器种类较多，分类方法也有多种。 按构成计数器中的多个触发器是否使用同一个时钟脉冲源来分，有同步计数器和异步计数器； 根据计数进制的不同，分为二进制计数器、十进制计数器和任意进制计数器； 根据计数的增减趋势，又分为加法、减法和可逆计数器； 还有可预置计数和可编程序功能计数器等。 实验八 计数器及其应用 二、实验原理和电路 由于双稳态触发器有“1”和“0”两个状态，所以一个触发器可以表示一位二进制数。如果要表示n位二进制数，就得用n个触发器。 根据上述，我们可以列出四位二进制加法计数器的状态表（表4.28）。 1.D触发器构成异步二进制加/减法计数器 实验八 计数器及其应用 二、实验原理和电路 1.D触发器构成异步二进制加/减法计数器 表4.28 二进制加法计数器的状态表 实验八 计数器及其应用 二、实验原理和电路 1.D触发器构成异步二进制加/减法计数器 如果将图4.53稍加改动，即将低位触发器Q的端与高一位的CP端相连，即可构成一个四位二进制减法计数器。即如图4.54所示。 图4.54 四位二进制异步减法计数器 实验八 计数器及其应用 二、实验原理和电路 2．JK构成同步十进制加/减法计数器 十进制计数器是在二进制计数器的基础上得出的，用四位二进制数来代表十进制的每一位数，所以也称为二—十进制计数器。表4.29是8421码十进制加法计数器的状态表。 实验八 计数器及其应用 二、实验原理和电路 2．JK构成同步十进制加/减法计数器 与二进制加法计数器比较（比较表4.28与表4.29），来第十个脉冲不是由“1001”变为“1010”，而是恢复“0000”，即要求第二位触发器F1不得翻转，保持“0”态，第四位触发器F3应翻转为“0”。如果十进制加法计数器仍由四个主从型JK触发器组成，J、K端的逻辑关系式应作如下修改： （1）第一位触发器F0，每来一个计数脉冲就翻转一次，故J0=1，K0=1； （2）第二位触发器F1，在Q0=1时再来一个脉冲翻转，而在Q3=1时不得翻转，故J1= Q0，K1=Q0； （3）第三位触发器F2，在Q1=Q0=1时再来一个脉冲翻转，故J2=Q1Q0，K2=Q1Q0； （4）第四位触发器F3，在Q2=Q1=Q0=1时，再来一个脉冲翻转，并来第十个脉冲时应由“1”翻转为“0”，故J3= Q2Q1Q0，K3= Q0。 实验八 计数器及其应用 二、实验原理和电路 2．JK构成同步十进制加/减法计数器 由上述逻辑关系式可得出图4.55所示的四位同步十进制加法计数器的逻辑图。 图4.55 由主从型JK触发器组成的四位同步十进制加法计数器 实验八 计数器及其应用 三、实验内容 1．D触发器我们还选用74LS74双上升沿D触发器。用两片74LS74构成异步二进制加/减法计数器。 （1）先按图4.53接线，验证异步二进制加法器的功能 ， 接逻辑开关，将CP0时钟端接单次脉冲源，输出端Q3、Q2、Q1、Q0接LED， 接高电平+5V。 （2）清零后，逐个送入单次脉冲，观察并记录Q3、Q2、Q1、Q0状态。 （3）将单次脉冲改为1Hz的连续脉冲，观察Q3、Q2、Q1、Q0的状态。 （4）将CP0再改为1KHz的连续脉冲，用示波器观察CP、Q3、Q2、Q1、Q0端的波形。 （5）再按图4.54接线，验证异步二进制减法器的功能。重复上述步骤，并列表记录输出波形。表格自拟。 *