存储器IO端口控制信号，输出.ppt

半导体存储器的结构特点 ROM的结构特点 掩膜型 ROM 可编程型 PROM (Programable ROM) 光擦除型 EPROM(erasable programable ROM) 电擦除型 EEPROM 芯片制造时编好程，低成本大批量。 应用时可一次编程，中成本小批量。 可多次光擦除多次编程，高成本研发用。 可多次电擦除多次编程，目前广泛应用。 快擦写存储器（Flash Memory)-----闪存 二、存储器的基本结构和存取原理 存储体 ：由多个基本存储单元矩阵排列组成。 地址译码器：对CPU送来的地址信号译友，选择存储器中要访问的单元。 读/写驱动电路：包括读出放大和写入电路。 三态数据缓冲器：芯片内部数据信号经三态门挂在数据总线上。 控制电路：接受来自CPU的信号，控制存储芯片工作。 存储器的基本结构 存取原理：当要进行读或写操作时： 1、先由地址总线给出地址。 2、通过译码器译码找出指令或数据存放在存储器中的位置。 3、CPU发出读或写命令。 4、通过数据缓冲器把数据或指令从存储器中读出或写入。 存取原理 三、高速缓存Cache的工作原理 1、存储器的三级存取结构 设置Cache的目的 计算机系统多采用多用户、多程序工作方式，每个程序一般地址连续，占有存储器很少的范围。 当某个程序运行时，CPU对这部分地址访问比较频繁，而其它访问可以很少。能否在主存和CPU间设置一容量不用很大，但速度很快的存储器来改善计算机的性能呢？正是为CPU建立一个位于主存、正在运行程序和数据的一个副本，从而大大提高运行速度。 2、Cache的基本原理 说明： 1、CPU与cache之间的数据交换是以字为单位，而cache与主存之间的数据交换是以块为单位。 一个块由若干定长字组成的。 2、当CPU读取主存中一个字时，便发出此字的内存地址到cache和主存。此时cache控制逻辑依据地址判断此字当前是否在 cache中：若是，此字立即传送给CPU；若非，则用主存读周期把此字从主存读出送到CPU。 3、与此同时，把含有这个字的整个数据块从主存读出送到cache中。 说明： Cache的命中率 CPU尽量多访问Cache，少访问主存 h=Nc /（Nc+Nm） Nc、Nm分别表示一个程 序执行期间Cache和主存完成存取的次数。 如果在访问数据时，数据没有在cache中，则成为cache没有命中 ，这时需要将数据从内存加载到cache中，这个过程非常慢，因此要尽量保证cache的命中。 替换策略 当Cache已满时，新来的主存块如何放入cache? 1)先进先出算法(FIFO) 2）最近最小使用算法(LRU) Least recently used 将近期内长久未被访问的块替换掉 3）最不经算使用算法(LFU) Least Frequently used Cache的透明性 Cache的数据传送、地址映射、替换策略均由硬件实现，软件人员丝毫感觉不到Cache的存在，这种特性叫Cache的透明性。 3.3 总线 一、总线的基本概念 总线是连接计算机有关部件的一组信号线，是 计算机中用来传送信息代码的公共通道。 总线一般是几千根信号线，包括： 数据线 地址线 控制、时序、中断信号线 电源、地线 备用线 2、按信号线功能分类 *数据总线：用于传输数据，双向总线， 数据总线宽度=每次传送的二进制位数； *地址总线：用于传输目标设备及数据地址，单向总线， 地址总线宽度=log2设备及数据地址空间； 二、总线的分类 *控制总线：用于传输过程控制，单向总线， 有控制信号线和状态信号线两种形式。 ↑ ↑ (主动方发出) (被动方发出) 1、按数据传送方式分类 *并行传输总线：同时传送多位二进制数据(多根数据线)； *串行传输总线：同时传送1位二进制数据(1根数据线)。 3、按总线功能分类 *内部总线：又称片内总线，用于芯片内/模块内部件间的信息传输，如CPU内部的数据通路； *系统总线：用于系统内