第6章时序逻辑电路《数字电子技术基础》.ppt

6.1 概述6.2 时序逻辑电路的分析方法6.3 若干常用的时序逻辑电路6.4 时序逻辑电路的设计方法6.5 时序逻辑电路的竞争冒险 6.1 概述 一、时序逻辑电路的定义 逻辑电路分为两类：一类是组合逻辑电路，另一类是时序逻辑电路。在组合逻辑电路中，任一时刻的输出仅与该时刻输入变量的取值有关，而与输入变量的历史情况无关；在时序逻辑电路中，任一时刻的输出不仅与该时刻输入变量的取值有关，而且与电路的原状态，即与过去的输入情况有关。 一、时序逻辑电路的特点 功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。 二、时序电路的一般结构形式与功能描述方法 三、时序电路的分类 1. 同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻。 异步：没有统一的clk,触发器状态的变化有先有后。 2. Mealy型和Moore型 Mealy型： Moore型： 6.2 时序电路的分析方法 6.2.1 同步时序电路的分析方法 分析：找出给定时序电路的逻辑功能,即找出在输入和CLK作用下，电路的次态和输出。 一般步骤： ①从给定电路写出存储电路中每个触发器的驱动方程 （输入的逻辑式），得到整个电路的驱动方程。 ②将驱动方程代入触发器的特性方程，得到状态方程。 ③从给定电路写出输出方程。 一、状态转换表： 二、状态转换图 三、状态机流程图（State Machine Chart） 四、时序图 例：时序电路如图，试分析其逻辑功能。 （4）列状态转换表： 6.3 若干常用的时序逻辑电路 6.3.1 寄存器和移位寄存器 例：用维-阻触发器结构的寄存器74HC175。 具有存储 + 移位功能 6.3 .2 计数器 原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： 2）同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： 3）同步加减计数器 2. 同步十进制计数器 1）加法计数器 基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。 器件实例：74 160 2)减法计数器 基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。 3)十进制可逆计数器 基本原理一致，电路只用到0000~1001的十个状态 。 实例器件： 单时钟：74190, 74168 双时钟：74192 二. 异步计数器 1. 二进制计数器 ①异步二进制加法计数器 在末位+1时，从低位到高位逐位进位方式工作。 原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转。 ②异步二进制减法计数器 在末位-1时，从低位到高位逐位借位方式工作。 原则：每1位从“0”变“1”时，向高位发出进位，使高位翻转 2.异步十进制加法计数器 原理：在4位二进制异步加法计数器上修改而成，要跳过 1010 ~ 1111这六个状态。 三、任意进制计数器的构成方法 用已有的N进制芯片，组成M进制计数器，是常用的方法。 1. N M 原理：计数循环过程中设法跳过N－M个状态。 具体方法：置零法 置数法 例：将十进制的74160接成六进制计数器 2. N M ①M=N1×N2 先用前面的方法分别接成N1和N2两个计数器。 N1和N2间的连接有两种方式： a.并行进位方式：用同一个CLK，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET） b.串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态 例：用74160接成一百进制。 ②M不可分解 采用整体置零和整体置数法： 先用两片接成 M’ M 的计数器，然后再采用置零或置数的方法。 例：用74160接成二十九进制 四、移位寄存器型计数器 1. 环形计数器 2. 扭环形计数器 注意：1）电路能否自启动。 2）电路状态利用率是否高。 3）电路状态译码时要避免竞争—冒险现象（电路状态转换时只有 一位触发器改变状态）。 五、计数器应用实例 例1，计数器+译码器→顺序节拍脉冲发生器 6.4 时序逻