基于fpga的全流水浮点乘累加器的设计及实现.pdf

电子技术 • Electronic Technology 基于FPGA的全流水浮点乘累加器的设计及实现 文/李世平 陈铠 为提升浮点乘累加的流水性 摘 能，本文提出了一种基于 FPGA 全 要 流水浮点乘累加器的设计和实现 方法。通过无阻赛流水累加和串 形全加等技术，实现了任意长度 单精度浮点复向量的乘累加计算， 且相邻两个向量之间无流水间隙。 该累加器在 Xilinx 的 XC7VX690T 图1：基于FPGA的全流水累加器结构图 FPGA 上实现，乘法器和逻辑资源 消耗不到 1%，最高运行频率可达 279MHz。 【关键词】FPGA 浮点乘累加 全流水 1 引言 随着半导体技术的不断发展，FPGA 的功 能和性能显著提升，正逐渐成为雷达、通信等 诸多领域数字系统设计的重点，通常被用做复 图2：串形全加单元的典型工作时序图 杂信号处理算法的硬件加速。浮点乘累加作为 信号处理算法中的常用基本单元，在矩阵乘、 累加结果的有效标志。整个累加过程分成了两 矩阵协方差、FIR 等计算过程中都有着广泛应 个部分，第一部分为无阻塞流水累加，第二部 用。 分为串形全加器。 传统累加器是通过将加法器的输出反馈 2.1 无阻塞流水累加 到输入端来实现，对于浮点运算而言，由于浮 （1） 点加法计算较复杂，需要经历对阶、尾数运算、 A 和 B 流水相乘后得到结果向量记为 C， 其中，显然，此即为长度为 N 的向量 C 结果规格化、舍入处理和溢出判断五个步骤， C 进入延迟为 11 的浮点加法器的输入端 1， 的累加结果。因此，在第N+10 个周期，当 一般会有 7~14 级的流水延迟，进而会导致流 为提高时序性能，加法器输出通过MUX 后寄 前环形存储器的写地址和待累加的数据个数 水线阻塞，因此需要研究采用合理的累加结构 存一拍再反馈给浮点加法器的输入端 2 。设第 （N ≥ 12 时该个数恒为 12）会被写入FIFO ， 来提高流水性能。Ling Zhuo 等人提出了一种 一个数据 C(0) 进入加法器时为时间零点，则 后端的串形全加器将根据 FIFO 中的信息从环 面向矩阵运算的流水累加结构，提高了流水性 加法器的两个输入端及输出端的数据变化如表 形存储器读出 12 个数据并完成累加。 能，但该结构控制机制复杂，且缓存资源消耗 1 所示。 以N=48 为例，第 47 周期加法器输出 大，正比于流水延迟量的平方；袁松等人采用 在第 11 个周期，加法器输出 0 时刻 C(36)+C(24)+C(12)+C(0)，第48 周期加法器输 了分级流水线方法，缓存消耗较小，但在中小 C(0)+0 的结果，C(0) 寄存一拍后反馈到加法 出C(37)+C(25)+C(12)+C(1)，依次类推，第 58 规模矩阵累加时会出现流水线暂停，而且输出 器输入端 2 ，意味着第 12 个周期加法器输入 周期加法器输出 C(47)+C(35)+C(23)+C(11)， 时延较大，与矩阵总数据个数成正比。 端 2 为 C(0)，而此时输入端 1 为 C(12)，于是 这 12 个数据的累加结果即为 C(47)+C(46)+… 本文提出了一种基于 FPGA 的全流水 在第 23 个周期加法器会输出 C(0)+C(12) 的结 +C(0) ，亦即向量 C 的累加值。 浮点乘累加器结构，能够实时完成任意长度 果，依次类推，在第 M 个周期加法器将输出 N12 与 N ≥ 12 的区别