_vhdl的语言结构.ppt

VHDL 硬體描述語言數位電路設計實務 第四章 VHDL 的語言結構 4-1 VHDL 語言的結構圖 每個 entity 或多或少都會用到一個 package，例如：在 library ieee 內的 package、自已寫的 package … 等等。 引用這個 entity 一定要給輸出入 port 的部份，generic 敘述是用來產生易讀、易於維護、可以配置(configuration)、易於調整的設計方式 (Scalable Design) 程式碼寫法，讓您設計/引用這個 entity 更有彈性 (細節請看 generic 敘述) 。 每個 entity 一定會有一個 architecture 裡面寫著 concurrent 敘述以及 process 敘述，在 process 敘述頭則是可以寫的 Sequential 敘述。 4-1.1 package 的構成 library ieee; use ieee.std_logic_1164.all; library library名稱; use work.package名稱.all; ? package package名稱is constant 常數宣告 attribute 屬性宣告 type 型態宣告 sub-type 子型態宣告 component 元件宣告 function 函數宣告 -- 只有 function 函數的輸出入定義沒有內容 procedure 程序宣告 -- 只有 procedure 程序的輸出入定義沒有內容 end package名稱; package body package名稱is constant 常數宣告 attribute 屬性宣告 type 型態宣告 sub-type 子型態宣告 component 元件宣告 function 函數內容 -- 有 function 函數的輸出入定義和內容 procedure 程序內容 -- 有 procedure 程序的輸出入定義和內容 end package名稱; 4-1.2 *.vhd 程式檔案內的構成 library ieee; use ieee.std_logic_1164.all; use work.package名稱.all; ? entity 單體名稱 is generic 宣告; port ( 埠列與埠的宣告 (input, output, inout, buffer等) ); end單體名稱; architecture arc of architecture名稱 is “architecture 宣告部份”(architecture declarative part) begin --“敘述”(statement) 部份 u??? 同時性的訊號指定 (concurrent signal assignment) signal-name = expression; u??? 有條件的訊號指定 (conditional signal assignment) signal-name = expression-1 when boolean-expression-1 else expression-2 when boolean-expression-2 else ... expression-M when boolean-expression-M else expression-N; u??? 選擇性的訊號指定 (selected signal assignment) with expression select signal-name = signal-value-1 when choices-1, signal-value-2 when choices-2, ... signal-value-M when choices-M, signal-value-N when others; u??? 或者是 引用已經設計好的元件 / 單體 (entity) ? -- process 是可有可無的，也可以有很多個 process process ( sensitivity-lisit )