10IC实现策略090312幻灯片.ppt

第10章 集成电路的实现策略 集成电路设计系列 本章概要 概述 全定制 门阵列 标准单元 可编程器件 小结 Jan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003. Chapters 8。 中译本：周润德等译，数字集成电路-电路、系统与设计，电子工业出版社，2004.10。第8章。 数字IC的实现方式 全定制 门阵列、标准单元、宏单元 FPGA、DSP 模拟IC的实现方式 全定制 IP SoC的实现方式 CPU/DSP/MCU+其它IP ASSP+其它IP 性能、功耗和成本的限制 设计的复杂性 设计的灵活性 可测性 进入市场需要的时间 市场的不确定因素，或设计以后变更的可能性 设计所覆盖的应用范围 设计队伍过去的经验 人工设计：手工完成电路设计和物理设计 计算机辅助 版图绘制编辑 规则验证 DRC（设计规则验证） ERC（电连接性检查） LVS（版图与电路一致性检验） 电路规范定义 电路功能设计（Composer/S-Edit） 电路性能设计(HSpice, Spectre) 版图编辑(Virtuoso/L-edit) 版图验证（Diva, Dracula） 寄生参数提取(Star-RC) 电路后仿真( Dracula) 制板数据生成(Type out) 底层最优化 元器件→最佳尺寸→最优性能 拓扑结构→最佳布局→最小面积 连线→最短路径→最快速度 设计成本高 周期长 人力投入大 一次成功率低（人工难免出错） 设计复用性差 自动化程度低 电路与版图规则性差 逻辑综合难以实现 适用 产量极大的标准电路：微处理器、存储器、通用逻辑电路等，成本≈投片成本 可复用模块：标准单元、库单元、具有重复性结构的单元（如ROM、RAM、乘法器等 大部分模拟电路：结构复杂而无规则 不计成本的设计：如超级计算机、巨型计算机 反向设计的电路 不适用 规模很大的ASIC：人工设计需数年 规模大、批量不大的IC：成本～设计成本 要求设计周期短、设计成本低的电路 版图规则性差的电路：随机逻辑占50％以上 提高了设计自动化水平 有利于实现自动布线 逻辑综合（网表?版图）成为可能 降低了研发成本 缩短了设计周期 降低了制造成本 提高了设计的准确性 设计人员可无微电子背景 不必设计底层单元 内连性：单元内部可通过连接形成一定的功能 互连性：单元之间可互相连接，MOS的G、S、D可双向引出 可重复性：规则的矩形周期性排列 可穿透性：与本单元无关的引线可穿过本单元 4管单元：适于构造2输入与非门及或非门 6管单元：适于构造3输入与非门、2输入与门、或门 8、10、16管单元：适于构造更复杂的门 共栅：NMOS与PMOS之G相连，规范 不共栅：NMOS与PMOS之G不相连，灵活性大 宏单元：定义好连接关系的门阵列单元内连线 宏单元库：标准逻辑门内连线，配套工艺参数 类型：与非门、或非门、异或门，D触发器，多路选择器，加法器、乘法器、计数器、移位寄存器 优化：单元数?（减少面积、连线长度），尽量共栅、共源/共漏（并联器件）、共源漏（串联器件）、减少隔离区），单元内部布线优化（合理走线、开孔） 固定门阵列与优化门阵列（单元行与布线通道宽度不一样，根据电路而定） 单层布线（金属水平、多晶硅垂直），多层布线（一层水平，一层垂直），不能跨层搭接 电源线和地线必须用金属引线，不允许交叉跨越（金属引线和多晶硅允许交叉跨越） PAD必须有电源线和地线到达 设计周期短：只需选择宏单元、设计连线，一般可缩短到1/2，工艺改变或单元结构需要变化时，只需作较少的修改，顶层代码仍然可用 投片成本低：母片通用，可大批量生产，成本下降至1/4~1/8 易于实现设计自动化：结构简单，单元规则，对单元库和EDA工具要求较低 优点：走线区域、连线孔可编程，无无用的基本单元，设计灵活性加大，管子的利用率提高，连线的布通率提高，芯片面积减少 缺点：仍有布线通道，布线通道只能是基本单元高度内所含通道数的整数倍，这往往使增加的通道数超过实际的需要，造成面积浪费；布线通道下的晶体管不能再用来实现逻辑，因此门的利用率仍不很高。 采用栅隔离 宽度为1条布线宽度，高度为21条布线宽度 含1个pFET和1个nFET 预设了所有可能接触的位置 比较1 全定制：芯片面积利用率极高，但版图的规则性差，只能以手工设计为主 门阵列：基本单元、布线通道规则性极强，易于自动布线（无需布局），但冗余晶体管或冗余区域太多，使芯片面积过大 比较2 全局优化：逻辑单元之外的优化，门阵列占优 局部优化：逻辑单元之内的优化，全定制占优 优点 面积利用率