VerilogHDL行为语句.DOC

第 7 章 Verilog HDL语言基础 7.1 Verilog HDL设计初步 Verilog HDL是一种硬件描述语言，主要用于从级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象简单的门完整的电子数字系统。Verilog语言 C语言 Verilog语言 功能 function module, function + + 加 if-then-else if-then-else - - 减 for for * * 乘 while while / / 除 case case % % 取模 break break ！ ！ 逻辑非 define define 逻辑与 printf printf ( ( 逻辑或 int int 大于 {，} begin，end 小于 = = 大于等于 = = 小于等于 == == 等于 != != 不等于 ~ ~ 取反 按位与 | | 按位或 ^ ^ 按位异或 左移 右移 ?: ?: 等同于if-else 从表中可以看出，Verilog语言与C语言几乎完全相同。但是作为一种硬件描述语言，Verilog语言与C语言在使用中还是有着本质的区别的：C语言是一行一行依次执行的，属于顺序结构；而Verilog语言是用语言的方式去描述物理电路的行为，在任何时刻，只要接通电源，所有电路都同时工作，因此，虽然程序语句是顺序编写的，但一旦综合成硬件电路后，各部分电路可以在同一时刻同时运行，属于并行结构。C语言的函数调用与Verilog中的模块调用也有区别，C语言调用函数是没有延迟特性的，一个函数是惟一确定的，对同一个函数的不同调用是一样的。而Verilog中对模块的不同调用是不同的，即使调用的是同一模块，也必须用不同的名字来指定。 7.1.3 基本的Verilog HDL模块 模块是的基本描述单，用Verilog语言对两输入与门的描述： /*AND2*/ module AND2 (A，B，F )； //模块名为AND2 input A，B； //输入信号定义 output F ； //输出信号定义 and U1 (F ，A，B )； //调用门元件 endmodule 将上面的Verilog程序与原理图对照，可以对Verilog程序模块有一个比较直观的认识。Verilog模块结构完全嵌在module和endmodule关键字之间，每个Verilog程序包括4个主要部分：模块声明、端口定义、数据类型说明和逻辑功能描述。 模块声明： module 模块名（端口列表）； 端口定义： input 端口名1，……端口名N；//输入端口 output 端口名1，……端口名N；//输出端口 inout 端口名1，……端口名N；//输入/输出端口 数据类型说明：wire 数据名1，……数据名N；//连线型数据 reg 数据名1，……数据名N；//寄存器型数据 …… 功能描述： assign always function task …… endmodule 模块声明 在模块声明中，“模块名”是模块唯一的标识符，模块名区分大小写。端口列表是由模块各个输入、输出和双向端口组成的列表，这些端口用来与其它模块进行连接，括号中的列表以逗号“，”来区分，列表的顺序没有规定，先后自由。要注意关键字与模块名之间应留有空格，端口列表的最后要写入分号“；”。 端口定义 端口列表中所列端口要在端口定义中进行输入、输出的明确说明。输入和输出的端口名间分别以逗号“，”来区分，行末写入分号“；”。Verilog定义的端口类型有三种：input、output、inout，分别表示输入、输出和双向端口。在顶层模块中，端口对应的物理模型是芯片的管脚，在内部子模块中，端口对应的物理模型是内部连线。 数据类型说明 对模块中用到的所有信号（包括端口信号、节点信号等）都必须进行数据类型的定义。在7.2节中我们将介绍Verilog语言提供的常用信号类型，这些信号类型分别模拟实际电路中的各种物理连接和物理实体。 逻辑功能描述 模块中最重要的部分是逻辑功能描述。有3中方法可在模块中产生逻辑： 用“assign”持续赋值语句 这种方法的句法很简单，只需