FPGA引脚定义EP3C40.pdf

EP3C40的引脚 ClockandPLLPins ClockandPLLPins CClloocckkaannddPPLLLLPPiinnss 引脚名称 第一功能，第 描述 二功能，以此 类推。。。 CLK[0,2,4,6,9,11,13,15],DIFFCLK_[0..7]p Clock,Input 1、专用全局时钟输入脚 2、差分全局时钟正输入 3、用户输入 CLK[1,3,5,7,8,10,12,14],DIFFCLK_[0..7]n Clock,Input 1、专用全局时钟输入脚 2、差分全局时钟负输入 3、用户输入 PLL[1..4]_CLKOUT[p,n] I/O,Output IO 脚，可被用于两个单端 时钟输出，可被用为一对 差分时钟输出对，若由 PLL 供给，则只能用差分 IO 标准 可选的，双用途引脚 DCLK Input (PS, FPP) 可配置时钟脚。 I/O, 1、在PS、FPP 配置模式 Output(AS,AP) 下，此脚被用于从外部给 FPGA 供应配置数据。 2、在AS、AP 模式下，此 脚被用于从FPGA 向外部 接口供给定时。 3、可用作一般IO nCEO I/O,Output 设备配置完毕后置低 FLASH_nCE,nCSO I/O,Output AP 模 式 下 用 作 FLASH_nCE，AS 模式下 用作nCSO。此脚有个内