基于FPGA的8位移位相加型硬件乘法器的设计.PDF

第４卷 第４期 智 能计 算机 与 应 用 Ｖｏｌ．４ Ｎｏ．４ ２０１４ 年８月 　　　　　　　　　　　ＩＮＴＥＬＬＩＧＥＮＴ ＣＯＭＰＵＴＥＲＡＮＤ ＡＰＰＬＩＣＡＴＩＯＮＳ　　 Ａｕｇ．２０１４ 基于ＦＰＧＡ 的８ 位移位相加型硬件乘法器的设计 张建妮 （西华师范大学 物理与电子信息学院，四川 南充６３７００２） 摘　要：乘法器是数字信号处理中非常重要的模块。本文首先介绍了硬件乘法器的原理，在此基础上提出了硬件乘法器的设计 方法，最后再利用ＥＤＡ技术，在ＦＰＧＡ开发平台上，通过ＶＨＤＬ编程和图形输入对其进行了实现，具有实用性强、性价比高、可操作 性强等优点。 关键词：硬件乘法器；加法器；ＶＨＤＬ 中图分类号：　ＴＰ２ 　　　 　文献标识码：　Ａ　　　 文章编号：２０９５ －２１６３（２０１４）０４－００８７ －０４ Ｔｈｅ Ｄｅｓｉｇｎ ｏｆＨａｒｄｗａｒｅ－Ｍｕｌｔｉｐｌｉｅｒ ｗｉｔｈ８ ｂｉｔ ｂａｓｅｄ ｏｎ ＦＰＧＡ ＺＨＡＮＧ Ｊｉａｎｎｉ （Ｐｈｙｓｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｉｎｓｔｉｔｕｔｅ，Ｃｈｉｎａ Ｗｅｓｔ Ｎｏｒｍａｌ Ｕｎｉｖｅｒｓｉｔｙ，Ｎａｎｃｈｏｎｇ Ｓｉｃｈｕａ６３７００２，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｍｕｌｔｉｐｌｉｅｒ ｉｓｖｅｒｙｉｍｐｏｒｔａｎｔｉｎｄｉｇｉｔａｌ ｓｉｇｎａｌｐｒｏｃｅｓｓｉｎｇｍｏｄｕｌｅ．Ｉｎｔｈｉｓｐａｐｅｒ，ｔｈｅｐｒｉｎｃｉｐｌｅｏｆｔｈｅｈａｒｄｗａｒｅｍｕｌ ｔｉｐｌｉｅｒ ｉｓ ｉｎｔｒｏｄｕｃｅｄ ａｔ ｆｉｒｓｔ．Ｂａｓｅｄ ｏｎ ｉｔ，ａ ｄｅｓｉｇｎ ｍｅｔｈｏｄ ｉｓｐｕｔｆｏｒｗａｒｄ．Ｆｉｎａｌｌｙ ，ｕｓｉｎｇ ＥＤＡ ｔｅｃｈｎｏｌｏｇｙ，ｔｈｅ ｈａｒｄｗａｒｅ － ｍｕｌｔｉｐｌｉｅｒ ｉｓ ｉｍｐｌｅｍｅｎｔｅｄ ｔｈｒｏｕｇｈ ＶＨＤＬ ｐｒｏｇｒａｍｍｉｎｇ ｃｏｍｂｉｎｉｎｇ ｗｉｔｈ ｔｈｅ ｉｎｐｕｔ ｍｏｄｅ ｏｆ ｓｃｈｅｍａｔｉｃ ｄｉａｇｒａｍ ｏｎ ｔｈｅ ＦＰＧＡ ｄｅｖｅｌｏｐｍｅｎｔ ｐｌａｔｆｏｒｍ．Ｔｈｅ ｄｅｓｉｇｎ ｈａｓ ｓｔｒｏｎｇ ｐｒａｃｔｉｃａｂｉｌｉｔｙ ，ｈｉｇｈ ｃｏｓｔ－ｅｆｆｅｃｔｉｖｅ，ｓｔｒｏｎｇ ｏｐｅｒａｂｉｌｉｔｙ，ｅｔｃ． Ｋｅｙ ｗｏｒｄｓ：Ｈａｒｄｗａｒｅ－Ｍｕｌｔｉｐｌｉｅｒ；Ａｄｄｅｒ；ＶＨＤＬ ０　引　言 应的乘积位。这些局部乘积左移一位与上次的和相加。即 在数字信号处理中，经常会遇到卷积、数字滤波、ＦＦＴ等 从乘数的最低位开始，若其为１，则被乘数左移一位并与上一 运算，而在这些运算中则存在大量类似 Ａ（ｋ）Ｂ（ｎ－ｋ）的算 次的和相加；若为０，左移后以全零相加，如此循环至乘数的 Σ ［２］ 法过程。因此，乘法器是数字信号处理中必不可少的一个模 最高位 。 块。目前常见的乘法器有纯组合逻辑乘法器和基于可编程 ２　硬件乘法器的电路结构 逻辑器件（ＰＬＤ）外接ＲＯＭ九九表的乘法器。纯组合逻辑构 从理论上讲，两个二进制Ｎ位操作数相乘，乘积的总宽 成的乘法器中的最小单元ＭＵ 主要由与门和全加器构成，工 度为２Ｎ，因此需要一个宽度为２Ｎ 的移位寄存器和加法器。 作速度比较快，但当乘法器位数比较多时，硬件资源耗费也 但在实际执行过程中，一是每个部分积的宽度和移位相加的 较大，同时会产生传输延时和进位延时。而基于ＰＬＤ外接 有效宽度都为Ｎ位，从资源的利用率角度考虑，仅需Ｎ位宽 ＲＯＭ九九表的乘法器却无法构