基于FPA的ASIC设计.doc

基于FPGA的ASIC设计 —RS232接口功能 一、设计说明 为了配合课程设计，完成 RS232通信功能，以Verilog为硬件描述语言在FPGA开发板上实现串行通信的接受和发送模块，通过本项目掌握基于FPGA的ASIC设计的流程方法。 1. RS232介绍 RS232是一种异步串行通信接口，RS232只是一个物理层的标准，只规定了信号物理特性，链路层的协议是UART，RS232接口的逻辑设计就是这部分内容。其设置包括三部分：波特率、奇偶校验、停止位。 所谓波特率，指单位时间内传送二进制数据的位数，以位/ 秒为单位，是衡量串行数据传输快慢的重要指标。如果某串口的波特率为115 200， 指的是该串口以115 200bits/s 的速率在传输数据。 奇偶校验：是用来验证数据的正确性。奇偶校验是通过修改每一发送字节（也可以限制发送的字节）来工作的。在偶校验中，因为奇偶校验位会被相应的置1或0（一般是最高位或最低位），所以数据会被改变以使得所有传送的数位（含字符的各数位和校验位）中“1”的个数为偶数；在奇校验中，所有传送的数位（含字符的各数位和校验位）中“1”的个数为奇数。奇偶校验可以用于接受方检查传输是否发送生错误——如果某一字节中“1”的个数发生了错误，那么这个字节在传输中一定有错误发生。如果奇偶校验是正确的，那么要么没有发生错误要么发生了偶数个的错误。 停止位：是在每个字节传输之后发送的，它用来帮助接受信号方硬件重同步。 2. RS232的特性 使用9针的DB-9插头它一共有9个引脚，最重要的3个引脚是:引脚2 RxD (接收数据). 引脚3: TxD (发送数据). 引脚5: GND (地). 允许全双工的双向通讯最大可支持的传输速率为10KBytes/s数据通信的基本方式可分为并行通信与串行通信两种：并行通信：是指利用多条数据传输线将一个资料的各位同时传送。它的特点是传输速度快，适用于短距离通信，但要求通讯速率较高的应用场合。串行通信：是指利用一条传输线将资料一位位地顺序传送。特点是通信线路简单，利用简单的线缆就可实现通信，降低成本，适用于远距离通信，但传输速度慢的应用场合。异步通信以一个字符为传输单位，通信中两个字符间的时间间隔多少是不固定的，然而在同一个字符中的两个相邻位代码间的时间间隔是固定的而且位的本身也是固定的（速率）。通信协议（通信规程）：是指通信双方约定的一些规则。在使用异步串口传送一个字符的信息时，对资料格式有如下约定：规定有空闲位、起始位、资料位、奇偶校验位、停止位。其中各位的意义如下： 空闲位：处于逻辑“1”状态，表示当前线路上没有资料传送。 起始位：先发出一个逻辑”0”的信号，表示传输字符的开始。 资料位：紧接着起始位之后。资料位的个数可以是4、5、6、7、8等，构成一个字符。通常采用ASCII码。从最低位开始传送，靠时钟定位。 奇偶校验位：资料位加上这一位后，使得“1”的位数应为偶数(偶校验)或奇数(奇校验)，以此来校验资料传送的正确性。 停止位：它是一个字符数据的结束标志。可以是1位、1.5位、2位的高电平。 由于数据是在传输线上定时的，并且每一个设备有其自己的时钟，很可能在通信中两台设备间出现了小小的不同步。因此停止位不仅仅是表示传输的结束，并且提供计算机校正时钟同步的机会。适用于停止位的位数越多，不同时钟同步的容忍程度越大，但是数据传输率同时也越慢。 图1 接收模块 　接收模块也分为空闲、检测起始位、移位等3种模式。如图2所示。首先捕捉起始位，在 mclkx16时钟下不断检测从rx端输入数据的起始位，当检测到起始位后，接收模块由空闲模式转换为移位模式，并且16分频mclkx16产生 rxclk波特率时钟。此时rxclk时钟的上升沿位于串行数据每一位的中间，这样接下来的数据在每一位的中点采样。然后由rxclk控制在上升沿将数据位写入移位寄存器rgr的rsr[7]位，并且rsr右移1位，依次将8位数据全部写入rsr，并且停止产生rxclk波特率时钟。判断奇偶校验、帧结构和溢出标志正确后，rsr寄存器中的数据写入rhr数据锁存寄存器中，最后由8位数据总线输出转换完成的数据。 图2 五、系统设计及硬件验证 整个系统框图如下 接受部分端口说明： 端口 宽度 方向 功能 Clk 1 输入 时钟 Rst 1 输入 全局复位信号 Rxd 1 输入 转换允许信号 Rdn 1 输入 输入数据 Dout[7..0] 8 输出 输出数据 Interupt 1 输出 中断指示 Error 1 输出 错误标志 Parity 1 输出 奇偶校验位 发送部分端口说明： 端口 宽度 方向 功能 Clk