8CMOS静态逻辑门电路.ppt

CL Vg Keff 设VTN≈0.2VDD，则下降时间： 2个管子并联： 1个管子时： 即下降时间减短: 如果m个相同的NMOS管并联，下降时间为tfn/m 如果n个相同的PMOS管串联，上升时间为tfp/n 具有带负载电容的反相器 Vd Vg K1 K2 Vs 如果2个NMOS相同： 如果2个NMOS相同： * 与非门中如果与输出端相连接的N型管得源极电位与衬底电位不相等，则该管的开关速度比较慢 VC1 C1被充电 Out1 VOUT 与输出端相连接的N型管的源极电位与衬底电位不相等 8.4.2 衬偏调制效应 * 8.4.4 电荷的再分配 8.4.3 源漏电容 朱正涌教材：p. 158 如何选择逻辑方式 设计的简易程度，鲁棒性，面积，速度，功耗 动态逻辑电路对实现快速、小的复合门方面具有优势，但具有电荷泄漏、电荷分配等效应，设计时需考虑。 静态互补CMOS组合逻辑电路具有好的噪声容限，完善的自动化设计工具，因此是最好的通用型逻辑设计方式。但对于大扇入的复合逻辑门会导致面积和性能的退化。 传输门逻辑在一些如：多路选择器，以异或门为主的逻辑（如加法器）等特定的电路中具有明显的优势。 * 传输门可分为：单沟道传输门和CMOS传输门。 单沟道传输门仅由NMOS或PMOS管构成。 CMOS传输门由NMOS和PMOS并联构成。 TG TG 8.6 传输门逻辑 单沟道传输门 CMOS传输门 Vc Vin Vout Vc Vin Vout VDD VGND 当控制端所加电压使MOS管导通时，传输门呈现低导通电阻，它允许电流向两个方向中的任何一个方向流动。 Vc 输入A 输出Y B A 0 1 1 0 控制B 0 0 0 1 1 1 Y 输入A 输出Y B A 0 1 1 0 控制B 0 0 0 1 1 1 Y 8.6.1单沟道传输门工作原理 X代表未知信号 A B C A C1 C2 B 两管同时截止 两管同时导通 仅A管导通 仅B管导通 两管子串联 写出两管子并联时的传输函数 练习题： 传输函数 输入 输出 控制 输入 0 1 1 0 控制 0 0 0 1 1 1 输出 单沟道传输门构成的异或非门 异或非真值表 控制信号 控制信号 输入 输出 控制 输入 0 1 1 0 控制 0 0 0 1 1 1 输出 练习题： 异或非真值表 控制信号 控制信号 单沟道传输门构成的两输入的异或门 8.7 RS触发器 触发器是一种双稳态电路 双稳态电路只有在外界信号作用下，它才能由一种稳定状态转变为另一种稳定状态。 常见触发器：RS触发器，D触发器，JK触发器，施密特触发器。 RS触发器是最简单的一种触发器 RS触发器输入端R，S表示置0端和置1端。 RS触发器真值表 RS触发器的逻辑关系 RS触发器 触发器状态保持不变 触发器置1 触发器置0 实际使用中不许出现这种状态 RS触发器的状态转换图 RS触发器的真值表的输入变量（自变量）除了数据输入外，还有触发器的初态，而输出变量（因变量）则是触发器的次态。状态转换图这种描述方法则很直观。 ≥1 NMOS RS触发器 RS触发器 8.7.1 NMOS RS触发器 分析： 由于M3,M4是耗尽型晶体管，触发器输出高电平：VOH=VDD 假设电路对称即： 可得： 8.7.2 CMOS RS触发器 CMOS或非门RS触发器 或非门RS触发器 ≥1 ≥1 * 耗尽 Vgs =0 时，导通， * * * * 如不加该求值晶体管，则当时钟控制的PMOS器件在对输出充电的过程中，可能会在上拉路径和下拉 路径之间产生竞争。 ————后面再解析 在下拉路径中增加一个用时钟控制的NMOS管， 则只在PMOS器件被关闭之后才导通，才可实现逻辑 求值；故，该NMOS管又称为求值晶体管。 求值晶体管 预冲管 求值管 In1 NDN Inn MN Mp Φ Φ Out 预充–求值动态门的一般结构 预充—求值动态CMOS电路的一般结构 In1 PDN Inn MN Mp Φ Φ Out 预充–求值动态门的一般结构 In1 NDN Inn MN Mp Φ Φ Out 预充—求值动态CMOS电路的工作原理 （1）当时钟信号Φ为低电平时： MP导通，MN截止 （2）当时钟信号Φ为高电平时：MP截止，MN导通， 1） NDN不导通， 输出仍为高电平 2） NDN导通，输出为低电平