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ch07-3复杂可编程逻辑器件
* 7.3 复杂可编程逻辑器件(CPLD) 7.3.1 CPLD的结构 7.3.2 CPLD编程简介 7.3 复杂可编程逻辑器件(CPLD) 与PAL、GAL相比，CPLD的集成度更高，有更多的输入端、乘积项和更多的宏单元； 每个块之间可以使用可编程内部连线(或者称为可编程的开关矩阵)实现相互连接。 CPLD器件内部含有多个逻辑块，每个逻辑块都相当于一个GAL器件; 7.3.1 CPLD的结构 更多成积项、更多宏单元、更多的输入信号。 通用的CPLD器件逻辑块的结构 内部 可编 程连 线区 n 宏单元 1 宏单元 2 宏单元 3 · · · 可编 程乘 积项 阵列 乘积 项分 配 宏单元 m 内部 可编 程连 线区 m m I/O 块 Xilnx XG500: 90个36变量的乘积项,宏单元36个 Altera MAX7000:80个36变量的乘积项,宏单元16个 XG500系列乘积项分配和宏单元 可编程 数据分配器 可编程数据选择器 宏输出 可编程内部连线 可编程内部连线的作用是实现逻辑块与逻辑块之间、逻辑块与I/O块之间以及全局信号到逻辑块和I/O块之间的连接。 连线区的可编程连接一般由E2CMOS管实现。 可编程连接原理图 内部连线 宏单元或 I/O 连线 E 2 CMOS 管 T 当E2CMOS管被编程为导通时，纵线和横线连通；未被编程为截止时，两线则不通。 I/O单元是CPLD外部封装引脚和内部逻辑间的接口。每个I/O单元对应一个封装引脚，对I/O单元编程，可将引脚定义为输入、输出和双向功能。 I/O单元 数据选择器提供OE号。 OE=1, I/O引脚为输出
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