CMOS漏极开路门和三态门电路.ppt

* CMOS漏极开路门和三态门电路 CMOS漏极开路门和三态门电路 VDD vI1L vO2L vO1H vI2H 1、CMOS漏极开路门电路 （1）漏极开路门电路的结构和符号 ①线与：将两个门的输出端并联以实现与逻辑的功能。观察如下的实现电路： 由图可见：电流很大,器件会损坏;且无法确 定输出是高还是低电平。解决此问题可采用漏极开路（OD）门代之。 截止 导通 导通 截止 ②漏极开路(OD)的与非门电路 OD与非门的输出级 A B L 漏极开路输出 A L B C D A L B VDD 逻辑符号 线与的逻辑电路图 为了实现线与功能,可将多个门电路输出管的漏极与电源之间加一个公共的上拉电阻。 L= AB CD · (2)上拉电阻对OD门动态性能的影响 A B 逻辑电路图 1 VDD RP VO VDD RNoff RP CL VDD RNon RP CL VO 1.5KΩ 1.5KΩ 100Ω 100pF 1.5KΩ 1MΩ 100pF 高电平 →低电平 低电平 →高电平 OD门输出高电平→低电平：放电时间常数10ns OD门输出由低电平→高电平：充电时间常数为150ns，上升时间很长，工作速度快时，应避免用以驱动大电容负载。 (3)上拉电阻计算 ①RP(min)的确定： RP 1 E F C D A B VDD 0 0 0 0 1 1 74LS10 74LS04 74HC03×3 IIL I0L 只有一个OD门导通情况 RP(min)= VDD- VOL(max) IOL(max)-IIL(total) IOL(max) —驱动器件IOL最大值 VOL(max) —驱动器件VOL最大值 IIL(total) —接到上拉电阻下端的全部灌电流负载的IIL总值。 RP≥ ②RP(max)的确定： 0 0 0 0 0 0 RP 1 E F C D A B VDD 3IIH I0Z I0Z I0Z IIH 所有OD输出为高电平时 IOZ(total) —全部驱动门输出高电平时的漏电流总和； VOH(min) —驱动器件VOH最 小值； IIH(total) —全部负载门输入端为高电平时的输入电流总和； RP(max)= VDD- VOH(min) IOZ(total)+IIH(total) 实际上，若要求速度快，RP的值就取近RP(min)的标准值，若要求功耗小，RP的值就取近RP(max)的标准值。 RP≤ 设3个漏极开路CMOS与非门74HC03作线与连接，驱动1个TTL反相器74LS04和一个3输入与非门74LS10 ，试确定一个上拉电阻RP，已知VDD=5V, IOZ= 5μA 。 解：查附录A，得相关参数如下：CMOS参数 VOL（max）= 0.33V; VOH（min）= 3.84V; IOL（max）= 4mA; （1）IIL（total）= 2 ×0.4 = 0.8mA IIH（total）= 4 ×0.02 = 0.08mA; IOZ（total）= 3 ×5=15 μA RP在1.46k?～ 12.21k?间，可选择标准值为2k?的电阻。 TTL门参数：IIL= 0.4mA; IIH（min）= 0.02mA; RP（min）= -VOL（max） VDD -IIL（total） IOL(max) = 5-0.33 4-0.8 ≈1.46k? (2) RP（max）= -VOH（min） VDD IIH（total）+ IOZ（total） = 5-3.84 0.015+0.08 ≈ 12.21k? OD门的应用例子：（a）只要驱动门的IOL（max）大于发光二极管的额定电流即可。（b）VO可提高到近12V; 2、三态（TSL）输出门电路 三态输出门电路除有高、低电平输出外，还有高阻输出状态，称高阻态，或禁止态。 A为输入端，L为输出端，EN为控制端（使能端）。 TN ≥1 1 1 VDD TP L B C A EN 1 A EN L （2）符号 （1）电路 2、三态（TSL）输出门电路 TN ≥1 1 1 VDD TP L B C A EN 1 A EN L ① EN=1时，若A=0 ② EN=0时， 则B=1，C=1 TN导通，TP截止， L=0； 若A=1 则B=0，C=0 TN截止，TP导通， L=1。 总有B=1，C=0 开路，既不是低电平，也不是高电平，称高阻工作状态。 TN、TP均截止，输出 （3）工作原理 （4）三态输出门的真值表 （5）三态输出门的应用 0 1 高阻 1 0 1 1 0 × 输出L