EDA(第9章)-12.4.ppt

* * CPLD/FPGA的开发与应用 第9章 宏功能模块及其应用 PLL锁相环 ------ 倍频锁相 乘法累加器 ------ 算术运算 ROM/RAM电路------ 数据存储 用户宏单元 ------自定义模块 正弦信号产生------ 应用举例 宏功能模块库 算术组件 累加器、加法器、乘法器和LPM算术函数 门电路 多路复用器和LPM门函数 I/O组件 时钟数据恢复(CDR)、锁相环(PLL)、双数据速率(DDR)、千兆位收发器块(GXB)、LVDS接收器和发送器、PLL重新配置和远程更新宏功能模块 存储器编译器 FIFO Partitioner、RAM和ROM宏功能模块 存储组件 存储器、移位寄存器宏模块和LPM存储器函数 输出文件.bsf ： Block Editor中使用的宏功能模块的符号（元件）。 ? 输出文件.cmp ： 组件申明文件。 ? 输出文件.inc ： 宏功能模块包装文件中模块的AHDL包含文件。 ? 输出文件.tdf ： 要在AHDL设计中实例化的宏功能模块包装文件。 ? 输出文件.vhd ： 要在VHDL设计中实例化的宏功能模块包装文件。 ? 输出文件.v ： 要在VerilogHDL设计中实例化的宏功能模块包装文件。 ? 输出文件_bb.v ：VerilogHDL设计所用宏功能模块包装文件中模块的空体或 black-box申明，用于在使用EDA 综合工具时指定端口方向。 ? 输出文件_inst.tdf ： 宏功能模块包装文件中子设计的AHDL例化示例。 ? 输出文件_inst.vhd ： 宏功能模块包装文件中实体的VHDL例化示例。 ? 输出文件_inst.v ： 宏功能模块包装文件中模块的VerilogHDL例化示例。 宏功能模块生成文件 宏功能模块调用—PLL锁相环 锁相-倍频仿真结果 宏功能模块调用—乘法累加器 3级流水乘法-累加器仿真结果 宏功能模块调用—双口RAM 双口RAM仿真结果 宏功能模块应用举例---正弦波形产生电路设计 正弦信号输出频率f = f0 /N 正弦波形产生电路设计要点： 自顶向下 子电路生成 宏模块调用 混合输入 正弦波形产生电路设计步骤： 建立顶层设计项目 编程创建子电路 定制调用宏模块 原理框图混合输入 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; ENTITY addr_cnt64 IS PORT(clr,en,clk:in std_logic; addr_cnt64:out std_logic_vector(5 downto 0)); END addr_cnt64; ARCHITECTURE BHAV OF addr_cnt64 IS BEGIN process(clr,en,clk) variable q64_v:std_logic_vector(5 downto 0); begin if clr=0 then q64_v:=000000; elsif clkevent and clk=1 then if en=1 then q64_v:=q64_v+1; else q64_v:=000000; end if; end if; addr_cnt64= q64_v; end process; end behave; 定制LPM_ROM 建立.mif格式文件 定制LPM_ROM元件 LPM宏功能块设定 7.2.2 定制初始化数据文件 7.2.3 定制LPM_ROM元件 选择data_rom模块数据线和地址线宽度 选择使能、清零信号端子 调入ROM初始化数据文件并选择在系统读写功能 完成顶层设计 仿真波形输出 嵌入式逻辑分析仪获得的波形 *