EDA技术实用教程 Verilog 第三讲 硬件介绍.ppt

FPGA/CPLD硬件基础 武 斌 CPLD/FPGA芯片 那么是CPLD/FPGA？ 如何改写数字逻辑？ 有赖于三个条件: 电路集成度不断提高 SSI?MSI?LSI?VLSI 计算机技术的发展 设计方法的发展：自下而上?自上而下 CPLD/FPGA器件的优点 芯片集成度高、功耗低、可靠性高、硬件资源丰富 FPGA/PLD开发周期短、投入小、风险小 满足用户多样性需求，避免ASIC风险 具有完善先进的开发工具 可以反复地擦除、编程，方便设计的修改和升级 灵活地定义管脚功能 必威体育官网网址性较好 FPGA/CPLD发展历史--- PROM---PAL---GAL---PLD--- CPLD/FPGA 固定数字逻辑 PROM PAL GAL 20世纪80年代中期： Xilinx ----FPGA Altera----E/CPLD 20世纪90年代中期： ISP技术的高密度器件 CPLD/FPGA的发展趋势 向高集成度、高速度方向进一步发展 最高集成度已达到400万门 向低电压和低功耗方向发展，5V?3.3V?2.5V?1.8V?1.5V ? 1.2V 内嵌多种功能模块 RAM， ROM， PLL，差分接口，硬件乘法器 其他可编程IP：cpu，通信接口等 向数、模混合可编程方向发展 FPGA/CPLD分类－按集成度 低密度： 1万门 PAL, GAL, PROM 中密度：1-10门 高密度：100门已经有超过400万门的器件 CPLD,FPGA SOC（System On a Chip） CPLD/FPGA分类—逻辑结构 基于乘积项（Product-Term）技术 基于查找表（Look-Up table）技术， 1，SRAM 工艺的大规模FPGA (10,000门以上)，可反复在线编程，每次上电需重新下载，实际应用时需外挂EEPROM用于保存程序。 2，EEPROM 或Flash工艺的中小规模FPGA (5,000门以下) ，反复编程，不用每次上电重新下载。 基于反熔丝（Anti-fuse）技术的FPGA。 OTP －Actel器件 逻辑元件符号表示 PLD的逻辑符号表示方法 PROM结构 与阵列为全译码阵列，器件的规模将随着输入信号数量n的增加成2n指数级增长。因此PROM一般只用于数据存储器，不适于实现逻辑函数。 EPROM和EEPROM PAL原理 PAL与PROM区别 GAL结构 GAL器件： 用可编程的输出逻辑宏单元（OLMC）代替固定的或阵列，可实现时序电路。 CPLD内部结构（Altera的MAX7000S系列） 扩展乘积项 I/O控制块 FPGA结构原理图 三个部分组成： 可编程逻辑块（LAB） 可编程输入输出模块（IOB） 可编程内部连线（PIC） LE（logic element）内部结构 查找表的基本原理 查找表的基本原理 FPGA的可编程互连线 FPGA的可编程互连线较多采用反熔丝的多路开关类型：编程方式是一次性的反熔丝和采用多路开关实现逻辑。 编程后的逻辑连接示例 可编程的I/O单元 能兼容TTL和CMOS多种接口和电压标准 可配置为输入、输出、双向、集电极开路和三态等形式 能提供适当的驱动电流 降低功耗，防止过冲和减少电源噪声 支持多种接口电压（降低功耗） 1.2～0.5um,5V 0.35um,3.3V 0.25um,internal 2.5V,I/O3.3V 0.18um,internal 1.8V,I/O，2.5V and 3.3V 差分接口 可编程连线阵列 在各个逻辑宏单元之间以及逻辑宏单元与I/O单元之间提供信号连接的网络 CPLD中一般采用固定长度的线段来进行连接，因此信号传输的延时是固定的，使得时间性能容易预测。 FPGA中的嵌入式阵列（EAB） 可灵活配置的RAM块 用途 实现比较复杂的函数的查找表，如正弦、余弦等。 可实现多种存储器功能，如RAM，ROM，双口RAM，FIFO，Stack等 灵活配置方法：256×8，也可配成512×4 内部晶体震荡器 高速反向放大器用于和外部晶体相接，形成内部晶体振荡器。 提供将振荡波形二分频成对称方波的功能。 CPLD与FPGA的区别 FPGA与CPLD的区别 FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。 CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通