EDA第二次实验.doc

实验二　时序电路的设计及显示 一、 实验目的： 1．了解教学系统中8位八段数码管显示模块的工作原理，设计标准扫描驱动电路模块，以备后面实验调用。 会电路图输入方法和VHDL语言方法输入的混合使用。 二、硬件要求： 1．GW48EDA/SOPC+PK2实验系统。 三、实验内容及预习要求： 1．计数器（counter）： 计数器（counter）是数字系统中常用的时序电路，因为计数是数字系统的基本操作之一。计数器在控制信号下计数，可以带复位和置位信号。因此，按照复位、置位与时钟信号是否同步可以将计数器分为同步计数器和异步计数器两种基本类型，每一种计数器又可以分为进行加计数和进行减计数两种。在VHDL描述中，加减计数用“＋”和“－”表示即可。 （1）同步计数器： 同步计数器与其它同步时序电路一样，复位和置位信号都与时钟信号同步，在时钟沿跳变时进行复位和置位操作。例2-1为带时钟使能的同步4位二进制减法计数器的VHDL模型： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count IS PORT(clk,clr,en : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY count; ARCHITECTURE one OF count IS SIGNAL count_4 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN Q = count_4; PROCESS(clk,clr) BEGIN IF (clk EVENT AND clk =1) THEN IF (clr = 1) THEN count_4 = 0000; ELSIF (en = 1) THEN IF(count_4 = 0000) THEN count_4 = 1111; ELSE count_4 = count_4 - 1; END IF; END IF; END IF; END PROCESS; END ARCHITECTURE one; count是一个带时钟使能的同步4位二进制减法计数器，计数范围F～0。每当时钟信号或者复位信号有跳变时激活进程。如果此时复位信号clr有效（高电平），计数器被复位，输出计数结果为0；如果复位信号无效（低电平），而时钟信号clk出现上升沿，并且计数器的计数使能控制信号en有效（高电平），则计数器count自动减1，实现减计数功能。图S2-1为带时钟使能的同步4位二进制减法计数器的仿真波形图： 图S2-1 带时钟使能的同步4位二进制减法计数器的仿真图形 管脚的配置： （2）异步计数器 同样的道理，异步计数器是指计数器的复位、置位与时钟不同步。例22为带时钟使能的异步4位二进制加法计数器的VHDL模型： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY countA IS PORT(clk,clr,en : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY countA; ARCHITECTURE one OF countA IS SIGNAL count_4 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN Q = count_4; PROCESS(clk,clr) BEGIN IF(clr = 1) THEN count_4 = 0000; ELSIF(clk EVENT AND clk =1) THEN IF (en = 1) THEN IF(count_4 = 1111) THEN count_4 = 0000; ELSE count_4 = count_4 + 1; END IF; END IF; END IF; END PROCESS; END ARCHITECTURE one; counta是一个带时钟使能的异步4位二进制加法计数器，计数范围0～F。每当时钟信号或者复位信号有跳变时激活进程。如果此时复位信号clr有效（高电平），计数器被复位，输出计数结果为0；如果复位信号无效（低电平），而时钟信号clk出现上升沿，并且计数器的计数使能控制信号en有效（高电平），则计数器count自动加1，实现加计数功能。图S2-2为带时钟使能的异步4位二进制加法计数器的仿真波形图： 图S2-2 带时钟使能的异步4位