EDA技术实用教程第五版第一张.ppt

五 编程下载（Down_Loading） 一般对CPLD的下载称为编程(Program)。 对SRAM型 FPGA下载称为配置(Configure)。 对OTP型或专用配置ROM 型FPGA的下载仍称为编程。 将适配后生成的下载或配置文件通过编程器或编程电缆向FPGA或CPLD器件进行下载，以便进行硬件调试和验证的过程。 六 硬件测试 将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。 仿真器的理解是纯软件行为，选择范围很宽，而综合器的理解常在一有限范围内。二者在选择范围上的偏差将导致仿真结果与综合后实现的硬件电路在功能上不一致。因此，硬件测试十分必要。 综合的概念就是你写的是VHDL代码。但是他只是代码。其实不起到任何作用，只是做了这个模块的行为级的描述。但是电脑对VHDL不能直接识别。所以要通过编译器和综合工具进行翻译。编译器检查你的语法错误，以及初步逻辑功能的检查。然后综合工具将对应的设计转化成“网表”。综合以后生成的就为网表文件。 系统规格说明 系 统 划 分 逻辑设计与综合 综合后仿真 芯 片 测 试 版 图 设 计 版 图 验 证 参数提取 与后仿真 制版、流片 1.8 一般ASIC设计的流程 Add your company slogan 不同设计方法下成本的比对 不同设计方法： 全定制-全手工设计 多用于模拟IC 半定制-用标准单元 多用于数字IC FPGA-小批量情况 多用于样品开发等 * VHDL语言是可以描述硬件电路的功能、信号连接关系和定时关系的语言 VHDL语言的双重性特点： （1）是工业标准的文本格式语言 （2）VHDL语言与实现工艺无关,可以使设计者专心致力于系统功能的实现，不需要对与工艺有关的因素考虑过多 （3）并发执行语言，既可用于设计实现又可用于设计仿真 （4）可以用不同的EDA工具对VHDL语言进行处理： 综合工具：根据描述的功能用相应的硬件电路来实现。 仿真工具：检查所描述的功能是否满足系统要求。 VHDL语言(硬件)与其它高级语言（软件）的不同点： VHDL语言：硬件描述，描述不分先后。 高级语言：软件编程→编译→机器码→根据时钟的先后顺序执行指令 1.3 硬件描述语言HDL Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言。据有关文献报道，目前在美国使用Verilog HDL进行设计的工程师大约有60000人，全美国有200多所大学教授用 Verilog 硬件描述语言的设计方法。在我国台湾地区几乎所有著名大学的电子和计算机工程系都讲授Verilog有关的课程。 Verilog HDL是在1983年，由GDA(GateWay Design Automation)公司的Phil Moorby首创的。 1.3 硬件描述语言Verilog HDL 与VHDL相比Verilog HDL的最大优点是：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，通过二十学时的学习，再加上一段实际操作，一般同学可在二至三个月内掌握这种设计技术。而掌握VHDL设计技术就比较困难。这是因为VHDL不很直观，需要有Ada编程基础，一般认为至少需要半年以上的专业培训， 才能掌握VHDL的基本设计技术。 目前版本的Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为Verilog HDL在系统级抽象方面比VHDL略差一些， 而在门级开关电路描述方面比VHDL强得多。 1.3 硬件描述语言Verilog HDL 1.4HDL综合---EDA核心 综合Synthesis，由高层次的描述（抽象概念的）自动转化为低层次（物理的）的描述的过程。 对于电子设计领域而言，设计过程通常从高层次的行为描述开始，以低层次的结构描述结束，每一步都可称为一个综合环节。 综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。利用EDA软件系统的综合器可以把HDL的软件设计与硬件的可实现性相挂钩。 1.4 HDL综合 （1）从自然语言转换到VHDL语言算法表示，即自然语言综合。 1.4 HDL综合 (2)从算法表示转换到寄存器传输级（Register Transport Level，RTL），即从行为域到结构域的综合，即行为综合。(具体的功能模块) 1.4 HDL综合 （3）从RTL级表示转换到逻辑门