Lab4_合成技术实验.doc

实验四：合成技术实验 实验内容简介 这个实验开发了使用合成选择使Xilinx FPGA设计获得更好的性能。 验目的 完成本次实验后，你能够： 使用Keep Hierarchy 和 the fanout 合成选项来提高调试和合成结果。 阅读XST软件合成报告决定合成结果的质量 实验步骤 你要修改XST合成选项，分析结果。 这个实验主要包括四个步骤： 1. 重看设计 2. 合成默认选项 3. 改变合成选项 4. 在RTL浏览器里查看合成结果 在以下的实验步骤中，配合每一步操作，我们配有相关的图示。如果对流程比较熟悉，可以跳过其中的一些操作。 注意：如果在以后你想看这些实验，您可以从Xilinx的大学计划网站/univ上下载相应的文件。 重新看设计和编写软件代码 步骤1 启动ISE?工程，打开synth_lab.ise.工程文件 打开Xilinx ISE软件，选择Start ( Programs ( Xilinx ISE10.1( Project Navigator 选择File ( Open Project Verilog users: Browse to c:\xup\fpgaflowlabs\verilog\lab4 VHDL users: Browse to c: \xup\fpgaflow\labs\vhdl\lab4 3. 选择synth_lab.ise，点击打开 更新在lab3中产生的program.psm文件，完成任务 #2以显示信息“Xilinx Rules!”建立程序的构架产生程序ROM文件，将ROM文件增加到工程。 打开program.psm（在Assembler目录中），如word pad一样，使用统一的标准，增加代码，完成task #2，参考PicoBlaze架构的技术信息文件。 提示：所有的ASCII字符都包含在程序顶层的常数列表中，只有两个指令（装载和输出）需要显示一些简单的字符。 打开命令提示，浏览assembler目录，这个目录里包含了一些必威体育精装版的程序。 输入以下命令提示，产生程序架构，产生ROM文件。 kcpsm3 program Note: The program.v (or .vhd) file has already been added to the project in ISE 使用默认的选项执行合成 步骤2 合成loopback.v/.vhd文件 在Sources in Project窗口，点击loopback.v/.vhd 在Processes for Source窗口，双击Synthesize - XST 查看合成报告，回答问题1和2 在Processes for Source窗口，展开Synthesize进程，双击View Synthesis Report 在文本的查找区，输入Timing Summary ，按Enter 键。 1. 对照先前的时钟频率记录一个估计的时钟频率 _____________________________________________________________ _____________________________________________________________ _____________________________________________________________ 在查找区输入Device Utilization，点击Find Next Slices Slice Flip Flops 4 input LUTs IOBs BRAMs Global Clocks DCMs 关闭报告 展开Implement Design，双击Place Route 展开Place Route，双击View/Edit Placed Design (Floorplanner) 查看设计的层次和管脚位置，注意设计是否流畅。 Figure 4-1. Floorplanner Design Hierarchy View Figure 4-2. FloorPlan View of Flattened Design 退出Floorplanner。 改变合成选项 步骤3 总体来说，一个HDL设计是很多不同等级的模块的集合，因为对于某些分开的模块，最优化处理可以避免复杂化，保存这些给定的优先级。然而，大部分情况下，我们合并这些模块将会有所改善得到最合适的结果（少术语，宏单元，更好的时钟