ESD保护电路的改进型结构的测试报告.doc

ESD保护电路的改进型结构的测试报告 集成电路中ESD(ElectroStatic Discharge)现象，主要由IC与带静电的人体或机器接触所致，目前，静电释放所引起的IC失效已占总失效数的10％，因此静电释放保护是保证IC可靠性的一个重要内容，现在的设计要求就是以最小的版图面积，得到触发时间足够快，释放电流足够大的ESD保护电路，以确保IC内部的电路性能不受ESD影响. ESD设计原理 在ESD冲击发生时，ESD保护电路必须及时地释放ESD能量，并且保护电路必须能够承受大电流。所以保护电路必须有很快的触发速度，形成低阻通路，来释放ESD能量.另外，由于大电流流过保护电路而产生的热效应，要求保护结构必须能够均匀的释放ESD能量，降低能量密度，防止局部过热而造成损伤。ESD保护中常用的器件有； 电阻 二极管 双极型晶体管 NMOS型晶体管 场管 可控硅(SCR) 回扫现象 回扫(snapback)现象存在于多种ESD保护电路结构中,举MOS管为例;MOS管的跨导比较双极型器件要小，显然不适合承载大电流。但在ESD冲击发生时，以NMOS为例，它将被触发成横向的N+-P-N+晶体管。而源漏电压将被箝位在N+-P-N+晶体管的回扫电压上。 图1. NMOS管寄生NPN管的回扫击穿截面图 如上图1所示，漏端接静电源，源端接地。随着VDS的增加，漏端和衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。一部分产生的空穴被源端搜集，其余的流过衬底。由于体电阻的存在，从而使衬底电压提高。当衬底和源之间的P-N结正偏时，电子就从源发射进入衬底。这些电子在源漏之间的电场的作用下，被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过N+-P-N+晶体管的电流不断增加，最终形成回扫击穿。I-V曲线也类似图2。 图2. 回扫击穿的I－V特性曲线 SCR结构 由于可控硅(semiconductor Controlled Rectifies,SCR) 触发前后，电阻变化很大。所以在功率器件中，用来承载大电流。同样SCR可以用于设计ESD保护结构。其结构和等效线路图如图3所示。 图3. SCR结构的截面图和等效线路图 SCR在ESD冲击发生时也作为一个两端网络。其中阳极（ANODE）和N阱短接，阴极（CATHODE）和P阱短接。ANODE与静电源相接。当ESD冲击发生时，加在N阱和P阱的P-N结上的反向电压降足以使P-N结雪崩击穿。雪崩击穿后，SCR触发将有两种可能： 雪崩击穿产生的空穴电流流过P阱体电阻RP-WELL，使P衬底电压升高，寄生的NPN管开启。 雪崩击穿产生的电子电流流过N阱体电阻RN-WELL，使寄生的PNP的EB结正偏，PNP管导通。 通常NPN管的?高于PNP管的?，所以，NPN管比PNP管更易开启。VTRIG为N阱和P阱的P-N结雪崩击穿电压。通常N阱/P阱的击穿电压在40V。一旦触发，不再需要ANODE上提供偏置。二端点的电压V开始降低。V的最小值定义为VH。VH需要提供足够的电流流过P阱体电阻以保证NPN管导通。VH与NPN管和PNP管的基区宽度L有关. NMOS的沟道长度L影响了NMOS回扫击穿的保持电压VSUS。当ESD冲击发生时，ESD电压加在源、漏之间的沟道上，产生很大的电场。当漏结雪崩击穿后，电子、空穴对的碰撞电离与这个电场有密切的关系。L越小，电场越大，越容易触发。但数据表明，不同的工艺，L的选取有一定的范围。这主要是由于L太小，会产生源漏穿通（Punch Through），使触发变慢。 若要求有更快的保护速度，可考虑用SCR来实现ESD保护结构。 MVT、LVTSCR结构 MVTSCR—Medium-Voltage Triggered SCR LVTSCR—Low-Voltage Triggered SCR 由于可控硅器件具有最高的单位面积的ESD能量泄放能力，所以它是所有保护器件中最有效的。由于在达到触发条件后，有很快的触发速度。所以SCR的设计围绕着低的触发电压Vtr，低的保持电压Vh。保持电压Vh与L密切相关。L越小，Vh就越小 一般的SCR保护电路的触发电压在30V-50V,显然对ESD保护电路而言过于高了，由此产生了改进的MVTSCR和LVTSCR,如图4、图5： 图4.MVT SCR结构 图5.LVT SCR结构 图6.circuit layout with pad 图7.SCR cell layout 图6、图7为SCR、MVTSCR、LVTSCR三种结构不同L的layout 总图。 ESD的MVTSCT、LVTSCR测试结果和分析 通过流片，经使用上海贝岭HP4155A测试仪测试，得到SCR结构不同长度所