SoC设计第12章.ppt

串扰引起的延迟 转换方向相反，延时增加，导致建立时间的错误 转换方向相同，延时减小，导致保持时间的错误 串扰引起的噪声 除了影响时序，耦合性的电容还可以造成功能失效。当攻击者在“受害者”附近翻转时，它会造成“受害者”上面意外的信号翻转或者逻辑失效，这些被称为串扰造成的噪声 压降和电迁移 压降：电源网络上的电阻和瞬间的电流抽取都会造成基本单元上的电压下降。这种电压上的降低会使单元的延时增大，潜在地造成建立时间错误。 电迁移：在大电流密度下会产生电动力，使电子在金属晶格结构中对原子产生很大的冲击，产生电迁移现象。 内容大纲 时钟树综合 布局规划 布线 ECO技术 功耗分析 信号完整性的考虑 物理验证 可制造性设计/面向良品率的设计 物理验证 在将芯片版图正式交付代工厂之前，还需要经过一个重要的步骤，这就是物理验证。 通常所说的物理验证是指检查其设计是否满足设计规则（DRC，Design Rule Check）及确定版图与逻辑门网表之间的一致性（LVS，Layout Vs Schematics）。 设计规则检查（DRC） 常见的金属规则如下： 金属的最小宽度 同层金属之间的最小间距 金属包围多晶或通孔的最小面积 金属包围多晶或通孔的最小延伸长度 金属本身的最小面积 同层金属的最小密度 常见的通孔规则如下： 通孔的最小面积 同层通孔之间的最小间距 版图与原理图的一致性检查（LVS） LVS是验证版图与原理图是否一致。工程师设计的版图是根据原理图在硅片上的具体几何形状的实现。在这里原理图就是布线后导出的逻辑门网表，版图就是同时导出的GDSII格式的版图文件。 对于基于标准单元的设计，LVS主要验证其中的单元有没有供电，连接关系是否与逻辑网表一致。 内容大纲 时钟树综合 布局规划 布线 ECO技术 功耗分析 信号完整性的考虑 物理验证 可制造性设计/面向良品率的设计 可制造性设计/面向良品率的设计 DFM/DFY的基本概念 可制造性设计是指将工艺技术应用于电路设计过程中，从而提高产品制造过程的可靠性，但可制造本身并不能保证高良品率。 面向良品率的设计是DFM的一部分，其解决方案是将良品率定义为一个设计指标，主要在版图设计前后考虑电路的功能质量问题，通过将设计和生产工艺相结合，保证产品的高良品率。 DFM/DFY方法 掩模综合工具（Mask Synthesis Tools）实施分辨率增强技术（RET） 光学临近修正（OPC）和移相掩模（PSM） 变化图像 前提是我们了解印刷工艺会导致图像失真，而且了解失真的方式，然后按照失真相反的方向使原图失真 天线效应 天线效应主要是在互连线的制造过程中，产生负电荷的聚集，这些负电荷将传到与其相连接的MOS管的氧化栅极击穿使得MOS管的氧化栅极击穿，影响到MOS管的工作。 解决天线效应的方法 在违反规则的金属所连接到的MOS管栅极上加一个二极管将制造过程中聚集到MOS的管栅极上的负电荷及时地释放掉。 替换金属层，即跳线，特别是要限制Metal1到MOS的管栅极的长度，以此来减少负电荷的聚集量。 化学/机械抛光的考虑 在硅片制作过程中，需要完成化学/机械抛光（CMP，Chemical Mechanical Polish）的步骤。在布局密度有较大差异的不同区域，抛光程度也会相应有所差别。 金属通孔（VIA）失效影响 由于130 nm以下工艺采用铜互连线技术，尺寸的进一步减小，金属导线上的空洞（Voids）在热应力的作用下会向金属通孔（VIA）中流动，从而造成连接断路 多金属通孔方法 用于加倍通孔而多出的金属将会增加金属的临界面积，对于使用低介电常数材料的技术，这一工艺步骤可能会导致应力增加并最终使介电层开裂，良率也会下降 Q A SoC设计方法与实现 后端设计 郭炜 魏继增 郭筝 谢憬 内容大纲 时钟树综合 布局规划 布线 ECO技术 功耗分析 信号完整性的考虑 物理验证 可制造性设计/面向良品率的设计 内容大纲 时钟树综合 布局规划 布线 ECO技术 功耗分析 信号完整性的考虑 物理验证 可制造性设计/面向良品率的设计 时钟树综合 在同步电路中，时钟信号连接所有的寄存器和锁存器，是整个电路工作的基本保障。然而从时钟的根节点到每个寄存器时钟端的延时，由于走的路径不相同，到达的时间也不相同 对时钟偏斜的要求 保持（Hold）时间约束 tclk1 + tcq + min(tlogic) tclk2 + thold 建立（Setup）时间约束 T tsetup + tcq + max(tlogic) - (tclk2 - tclk1) 在满足保持时间约束时，? 越小越好。而要满足建立时间约束时，? 越大