verillog模块的定义与调用.pptx

模块的定义与调用;一、模块的结构与定义;eg： moudle block（a,b,c,d）; input a,b; output c,d; assign c=a|b; assgin d=ab; endmoudle;模块是verilog设计中的基本功能块，这里详细介绍模块内部构成;module能够表示： 物理块，如IC或ASIC单元 逻辑块，如一个CPU设计的ALU部分 整个系统 每一个模块的描述从关键词module开始，有一个名称（如SN74LS74，DFF，ALU等等），由关键词endmodule结束。;端口(Terminal);端口列表和端口声明;也可以采用类似ANSI　C格式来声明端口;module adder ( cout,sum,a,b,cin ); input [2:0] a,b; input cin; output cout; output [2:0] sum; assign {cout,sum}=a+b+cin; endmodule;半加器与全加器;;;例SR触发器模块;D触发器模块;;可以将模块的实例通过端口连接起来构成一个大的系统或元件。 在上面的例子中，REG4有模块DFF的四个实例。注意，每个实例都有自己的名字(d0, d1, d2, d3)。实例名是每个对象唯一的标记，通过这个标记可以查看每个实例的内部。 实例中端口的次序与模块定义的次序相同。 模块实例化与调用程序不同。每个实例都是模块的一个完全的拷贝，相互独立、并行。;.端口与外部信号的连接;当设计大规模系统时，端口太多，记住端口顺序不大可能，可以采用按名连接方法。;2、模块的定义 （1）端口定义 在模块被引用的时候，有些信号要输入到被引用的模块中，有的信号需要从被引用的模块中取出来。在引用模块的时候其端口可以直接用两种方法连接： （a）在引用的时候，严格按照模块定义的端口顺序来连接，不用标明原模块定义时规定的端口名，比如说：模块名（连接端口1信号名，连接端口2信号名，连接端口3信号名，……）； （b）在引用的时候，可以用“.”符号来标明原模块是定义时的端口名，比如：模块名（.端口1名（连接信号1名），端口2名（连接端口2名），……）；;moudle tristl(sout,sin,ena); output sout; input sin,ena; mytri tri_inst(.out(sout),.in(sin),.enable(ena)); endmoudle moudle mytri(out,in,enable); output out; input in，enable; assign out =enable?in:’bz; endmoudle;3、顺序执行; （2）模块之间的连接是通过变量名互相连接起来的； （3）在同一模块中，“always”块，实例元件，“assign”块，这三个常用的语句申明出现的先后顺序没有关系； （4）不过只有连续赋值语句assign和实例引用语句独立于过程快而存在于模块的功能定义部分。;顺序块和并行块 1、顺序块 顺序块，也叫过程块，关键字begin_end用于将多条语句组成顺序块。 特点： （1）当中的语句是一条接一条，按照顺序执行的，只有前边的语句执行完成以后才能执行后面的语句（除了带有内嵌套的非阻塞赋值语句）； （2）如果语句包括延迟或时间控制，那么延迟总是相对于前面那条语句执行完成的仿真时间的。 eg(1)： reg x,y; reg [1:0] z,w; initial begin x=1’b0; y=1’b1; z={x,y}; w={y,x}; end ;eg(2) reg x,y; reg [1:0] z,w; initial begin x=1’b0; #5 y=1b’1; #10 z={x,y}; #20 w={y,x}; end 2、并行块 并行块由关键字fork_join申明，它具有以下特点： （1）块内的语句是并发执行的； （2）语句执行的顺序是由各自的语