Verilog基本知识概述.ppt

Verilog HDL语言基础知识;概述;2、算法:算法就是解决特定问题的有序步骤。;6、硬线逻辑： 由与门、或门、非门、触发器、多路器等基本逻辑部件造成的逻辑系统。 ;11、ASIC： ASIC是Application Specific Integrated Circuit的英文缩写，在集成电路界被认为是一种为专门目的而设计的集成电路。;; 硬件描述语言（HDL，hardware description language）是一种用形式化方法来描述数字电路和系统的语言。;HDL功能; 编写设计文件，建立电子系统行为级的仿真模型，然后利用高性能的计算机对用Verilog HDL或VHDL建模的复杂数字逻辑进行仿真，之后再对它进行自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist），然后根据网表和合适的某种工艺的器件生成具体电路，最后生成该工艺条件下具体电路的延时模型。仿真验证无误后用于制造ASIC芯片或写入FPGA和CPLD器件中。;设计数字电路的基本方法;比起传统的原理图设计方法，HDL的优点主要有： (1)用HDL设计电路能够获得抽象级的描述。设计者在电路设计时不必考虑工艺实现的具体细节。 (2)用HDL描述电路设计，在设计的前期就可以完成电路功能级的验证。 (3)用HDL设计电路类似于计算机编程。带有注解的文字性描述更有利于电路的开发与调试。;VHDL全称为 VHSIC Hardware Description Language，其中VHSIC为Very High Speed Integerated Circuit。VHDL中文译名为甚高速集成电路的硬件描述语言。; (1)能形式化地抽象表示电路的行为和结构； (2)支持逻辑设计中层次与范围的描述； (3)可借用高级语言的精巧结构来简化电路行为的描述； (4) 具有电路仿真与验证机制以保证设计的正确性 (5)支持电路描述由高层到低层的综合转换； (6) 硬件描述与实现工艺无关；便于文档管理；易于理解和设计重用。; (1) Verilog HDL拥有更广泛的设计群体，成熟的资源也远比VHDL丰富。 (2)Verilog HDL的最大优点是：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，通过短时间的学习，再加上一段实际操作，可在二至三个月内掌握这种设计技术。 (3) Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL强得多。 ;第九单片机论坛;Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。 该语言允许设计者进行各种级别的逻辑设计，进行数字逻辑系统的仿真验证、时序分析、逻辑综合。是目前应用最广泛的一种硬件描述语言。;第九单片机论坛; (1)ASIC 和FPGA设计师可用它来编写可综合的代码。 (2)描述系统的结构，做高层次的仿真。 (3) 验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。 (4)库模型的设计：可以用于描述ASIC 和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（Macro Cell）。 ;Verilog HDL较为适合 系统级(System)、 算法级(Alogrithem)、 寄存器传输级(RTL)、 门级(Gate)、 电路开关级(Switch)设计。 而对于特大型（几百万门级以上）的系统级(System)设计,则VHDL更为适合。;1、容易把设计移植到不同厂家的不同芯片中去（最大优点是其与工艺无关性）； 2、信号位数容易修改，可以很方便的适应不同规模的应用； 3、Verilog HDL综合器生成标准的电子设计互换格式（EDIF）文件，独立于所采用的实现工艺，方便文档交换与保存； 4、 IP （完成某种功能的设计模块）核重用。;软核：把功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog HDL模型称之为“软核”(Soft Core)。 把由软核构成的器件称为虚拟器件。软核和虚拟器件的重用性就可大大缩短设计周期，加快复杂电路的设计。目前国际上有一个叫作虚拟接口联盟的组织（Virtual Socket Interface Alliance）来协调这方面的工作。 固核：把在某一种FPGA器件上实现的，经验证是正确的，总门数在5000门以上电路结构编码文件，称为“固核” (Firm Core) 。;