verilog总线接口模块的设计.ppt

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2017-08-26 发布于湖北
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verilog总线接口模块的设计

* * 西安电子科技大学雷达信号处理国防科技重点实验室简化的RISC_CPU设计 * * 西安电子科技大学雷达信号处理国防科技重点实验室简化的RISC_CPU设计 * * 西安电子科技大学雷达信号处理国防科技重点实验室 * * 西安电子科技大学雷达信号处理国防科技重点实验室 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 西安电子科技大学雷达信号处理国防科技重点实验室 * * 第七章较复杂时序逻辑电路设计实践概述 1.一个简单的状态机设计－－序列检测器序列检测器就是将一个指定的序列从数字码流中识别出来。本例中，我们将设计一个“10010”序列的检测器。设X为数字码流输入，Z为检出标志输出，高电平表示“发现指定序列”，低电平表示“没有发现指定序列”。考虑码流为“110010010000100101…”，则如表所示。时钟 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 X 1 1 0 0 1 0 0 1 0 0 0 0 1 0 0 1 0 1 … Z 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 … 西安电子科技大学雷达信号处理国防科技重点实验室 * * 西安电子科技大学雷达信号处理国防科技重点实验室第七章较复杂时序逻辑电路设计实践－－序列检测器设计 * * 西安电子科技大学雷达信号处理国防科技重点实验室第七章较复杂时序逻辑电路设计实践－－序列检测器设计 * * Module seqdet(x,z,clk,rst); Input x,clk,rst; Output z; Reg[2:0] state; A=3’d1, Wire z; Parameter IDLE=3’d0, A=3’d1, B=3’d2, C=3’d3, D=3’d4, E=3’d5, F=3’d6, G=3’d7, Assign z=(state==D X==0)? 1:0; always@(posedge clk or negedge rst) if (! rst) begin state=IDLE; end else casex(state) IDLE:if(x==1) state=A; A: if(x==0) state=B; B: if(x==0) state=C; C: if(x==1) state=D; else state=G; D: if(x==0) state=E; else state=A; 西安电子科技大学雷达信号处理国防科技重点实验室 * * E: if(x==0) state=C; else state=A; F: if(x==1) state=A; else state=B; G: if(x==1) state=F; else state=G; default: state=IDLE; endcase endmodule 西安电子科技大学雷达信号处理国防科技重点实验室第七章较复杂时序逻辑电路设计实践－－序列检测器设计 * * 西安电子科技大学雷达信号处理国防科技重点实验室较复杂时序逻辑电路设计实践－－序列检