verilog第一部分-2012.ppt

3.1 模块的结构 Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。eg： 从上，Verilog结构完全嵌在module和endmodule声明语句之间，每个Verilog程序包括四个主要部分：端口定义、I/O说明、内部信号声明、功能定义。 a b c d module block(a,b,c,d); input a,b; output c,d; assign c=a|b; assign d=ab; endmodule 3.1.1 模块的端口定义 模块的端口声明了模块的输入输出口。 其格式如下： module 模块名( 端口1，端口2，端口3，端口4, ……); endmodule//模块结束关键字 3.1.2 模块内容(1) 模块的内容包括I/O说明、内部信号声明、功能定义。 Port定义 1. I/O说明的格式如下： 输入口： input 端口名1，端口名2，……,端口名i; //(共有i个输入口) 输出口： output 端口名1，端口名2，……,端口名j; //(共有j个输出口) I/O说明也可以写在端口声明语句里。其格式如下： module module_name(input port1,input port2,… output port1,output port2… ); 3.1.2 模块内容(2) 2.内部信号说明：在模块内用到的和与端口有关的wire 和 reg 变量的声明。 如： reg [width-1 : 0] R变量1，R变量2 …； wire [width-1 : 0] W变量1，W变量2 … ； 3.功能定义: 模块中最重要的部分是逻辑功能定义部分。有三种方法可在模块中产生逻辑。 1）用“assign”声明语句 如： assign a = b c; 2）用实例元件 如： and #2 and_inst( q, a, b ); 采用实例元件的方法象在电路图输入方式下，调入库元件一样。要求每个实例元件的名字必须是唯一的，以避免与其他调用与门（and）的实例混淆。 3）用“always”块 如：always @(posedge clk or posedge clr) begin if(clr) q = 0; else if(en) q = d; end 采用“assign”语句是描述组合逻辑最常用的方法之一。而“always”块既可用于描述组合逻辑也可描述时序逻辑。上面的例子用“always”块生成了一个带有异步清除端的D触发器。 3.1.2 模块内容(3) 3.1.3 理解要点 如果用Verilog模块实现一定的功能，首先应该清楚哪些是同时发生的,哪些是顺序发生的。上面三个例子分别采用了“assign”语句、实例元件和“always”块。这三个例子描述的逻辑功能是同时执行的。也就是说，如果把这三项写到一个 VeriIog 模块文件中去，它们的次序不会影响逻辑实现的功能。这三项是同时执行的，也就是并发的。 然而，在“always”模块内，逻辑是按照指定的顺序执行的。“always”块中的语句称为“顺序语句”，因为它们是顺序执行的。请注意，两个或更多的“always”模块也是同时执行的，但是模块内部的语句是顺序执行的。 看一下“always”内的语句，你就会明白它是如何实现功能的。 if..else… if必须顺序执行，否则其功能就没有任何意义。如果else语句在if语句之前执行，功能就会不符合要求！为了能实现上述描述的功能，“always”模块内部的语句将按照书写的顺序执行