两位同步十进制可逆计数器的设计.doc

文理学院 综合课程设计 （一） Integrated Curriculum Design（1） 所在院系 信息工程系 专业名称 电子信息工程 班级 1001 题目 两位同步十进制可逆计数器 指导教师 成员 完成时间 2011年12月28日熟悉掌握了解。 CP脉冲 图1（可逆计数器设计框图） 3 设计过程 整个设计可分为三个部分，具体如下： 第一部分：提供持续的脉冲信号； 第二部分：计数单元的设计； 第三部分：用两个74LS192组成两位十进制可逆计数器。 其中第二部分由74LS192双十钟方式的可逆计数器组成，其引脚图如下图2所示，功能表如下表1所示： 图2（74LS192的引脚图） 表1（74LS192的功能表） 第三部分的设计框图如下图3所示： 图3（两个74LS192组成十进制可逆计数器） 低位计数器的CPU端与计数脉冲输入端相连，进位输出端与高一位计数器的CPU端相连 3.1方案论证 通过仿真软件进行实际验证，改变脉冲信号进行计数，通过开关控制，看是否能实现相关功能，论证方案：将线路处于工作状态，调节开关置零，然后进行置数，将输入端置为0111，拨动开关使电路进行加计数，当加到99时自动置零，然后将开关调置另一边进行减计数。 3.2电路设计 1. 按键部分： （1）实现置数功能的开关S1,S2,S3,S4如下图4所示： 图4（置数开关S1,S2,S3,S4） （2）实现置零计数功能的开关SW1,SW2如下图5所示： 图5 （置零计数开关SW1,SW2） 通过单刀双掷开关，将SW1扳向上时接高电位，输出置零；将SW1，SW2同时扳向下时接低电位，可以进行置数；将SW1扳向下时接低电位，SW2扳向上时接高电位，进行计数。 （3）实现加减计数功能的开关SW3如下图6所示： 。 图6（加减计数开关SW3） 将单刀双掷开关SW3扳向上时进行加计数，扳向下时进行减计 2.主要工作部分（74LS192可逆计数器）如下图7所示： 图7（74LS192可逆计数器） 通过两个74LS192进行加/减计数，将要输出高电平的接电源，输出低电平的接地，当低位端满到九时将向前输出进位信号，高位端将地位的输出信号作为一个脉冲记一次数。 3.显示部分（数码显示管）如下图8所示： 图8（数码显示管） 通过数码显示管，将输出的二进制信号转换为十进制显示出来 4电路仿真与结果分析 4.1电路仿真 （1）当开关SW1接高电位时，无论其他开关的状态，电路处于置零。如下图9所示： 图9 （2）当开关SW1，SW2均接低电位时，电路处于置数状态。如下图10所示： 图10 （3）当SW1接低电位，SW2接高电位，SW3置上端时，电路处于加计数状态，如下图11（1）图11（2）所示： 图11（1） 图11（2） （4）当SW1接低电位，SW2接高电位，SW3扳置下端时，电路处于减计数状态，如下图12（1）图12（2）所示： 图12（1） 图12（2） 4.2结果分析 （1）清零 令RD=1，其它输入为任意态，这时QDQCQBQA=0000，译码数字显示为0。清除功能完成后，置RD=0 （2）置数 RD=0，CPU，CPD任意，数据输入端输入任意一组二进制数，令=0，观察计数译码显示输出，预置数功能是否完成，此后置=1。 3）加计数 RD=0，=CPD=1，CPU接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CPU的升沿。 （4）减计数RD=0，=CPU=1，CPD接单次脉冲源。 1 湖北师范学院文理学院信息工程系2010级电子信息工程专业综合课程设计（一） 借位端 反馈清零信号形成电路 反馈置数信号形成电路 加减计数控制电路 74LS192（个位） 74LS192(十位) CPU为加计数时钟输入端，CPD为减计数输入端 LD预置输入控制端，异步预置 CR为复位输入端，高电平有效，异步清零 CO为进位输出，1001状态后负脉冲输出 BO为借位输出，0000状态后负脉冲输出 脉冲信号 QD QC QB QA CU CPU QD QC QB QA CPU 数码显示 （个位） 数码显示 （十位）