二、组合逻辑和算术逻辑.ppt

组合逻辑和算术逻辑 除了译码器和编码器，数据选择器也是一种常用的组合逻辑电路。数据选择器的功能是根据选通信号，在多个输入信号中选择一个进行输出。 加法运算是整个数字算术运算的基础。加法器的功能是将输入的两个加数相加，输出结果的本位和进位。 一、实验目的 掌握数据选择器的常见使用方法 理解竞争冒险，掌握一种避免竞争冒险的方法 了解常用算术逻辑集成电路的使用方法 二、实验内容（一） 测试四位全加器74LS83的功能，并进行下列运算 0FH+0AH ; 9+7 ; 9－3 这里需要注意的是， 74LS83是四位2进制（即16进制）全加器，加数和结果均是4位2进制数。如：14＋4，应将14转为1110 通过加上减数的补码，可以用加法器来完成减法。如14－4;两个加数一个为14（1110），另一个为4的补码12(1100) 74LS83简介 二、实验内容（二） 如图电路是否存在竞争冒险,是否会引起D触发器的误动作;在不改变电路逻辑功能的前提下，怎样才能观察到D触发器的误动作 二、实验内容（二） 二、实验内容（二） 二、实验内容（二） 二、实验内容（三） 利用两片数据选择器74LS151设计一位全加器。 二、实验内容（三） 二、实验内容（三） 二、实验内容（三） * * 74LS83逻辑图 74LS83管脚图 74LS83的功能可描述为:S4~1+C4=A4~1+B4~1+C0,实验时,C0应接地 Y B信号经由两条不同途径 到达Y点,存在竞争 Y 由上述推导及电路图可知:当A=C=1时,B由1-0时,Y1点先由0-1,而Y2点将在时间T后由1-0,将在Y端引起一个0脉冲,其宽度为T。(T即箭头所指的与非门的延迟时间). 在该电路中，根据逻辑表达式，A=C=1时， 应始终保持为1不变，因此D触发器也应始终维持初态0。Y端这一0脉冲，可能引起D触发器的误动作。 Y1 Y2 1 1 1-0 0-1 1(延时)-0 Y 74LS74中D触发器的最高工作频率为33MHz,即最小有效脉宽约为30ns。图中Y点出现的0脉冲宽度即G1门的传输延迟时间T。在使用74LS00芯片实现图中的G1门时，随着负载电容和温度不同，T在10ns~15ns之间。因此，该电路存在竞争和0冒险，但不会引起D触发器的误动作。 G1 Y 欲观察到D触发器的误动作，在不改变电路逻辑功能的前提下，要增大G1的延时，使得Y点脉冲宽度T30ns。因与非门延迟时间在10~15ns之间，所以可在G1门上再串两个～四个与非门，增大其延时，即可观察到D触发器的误动作。 G1 Y 74LS151是8选1数据选择器，选通信号由A2~A0输入，选通D7~D0中的一个输入信号，从Y输出该信号。如:A2A1A0=110,则Y=D6。 ST是使能端，0有效，此时选择器完成选择功能；无效时，Y输出无效电平0 W是Y的反相输出端 利用数据选择器做函数发生器，应首先将函数变换为最小项之和的形式 1 0 0 1 0 1 1 0 S C1 C0 B A 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 全加器真值表 A、B为加数，Ci-1为低位进位。两个数据选择器的D按前面分析，根据本位S和进位Ci的最小项之和的形式对应给出。 *