手把手教你设计FPGA及程序下载.pdf

手把手教你设计FPGA 及其程序下载  设计者：海豚          haitun200@126.com  软件版本：ISE14.3, modelsim10.0c  芯片类型：spartan‐6 xc6lx100  下载器：platform cable usb  设计例子：  本文采用序列选测器程序为例子，介绍FPGA 的实现过程，例子采用verilog 语言。  一 创建工程  序列监测器：  module quential_detector( data_in,clk,found,reset);  parameter long=4,search=4b1101;  input data_in;  input reset,clk;  output found;    reg[long‐1:0] buffer;  reg found;    always @(posedge clk )      if(!reset)begin        buffer=4b0000;      found=1’b0;      end    else begin       buffer={buffer[long‐2:0],data_in};      found=(buffer==search);      end //end else  endmodule    1 新工程创建    File‐‐‐‐New project Wizard   填写工程名称和工程路径，点击Next,      选择择器件类型型和仿真工具，可以选选择自带的 Isim 也可以以使用moddelsim,但要要注意的 一点，使使用modelsim 时需要要关联配置，即在Eidtt‐‐‐preferennces‐‐‐‐‐inteegrated Tool 的第一 个框栏选选择好moodelsim 的安安装路径，点击OK 就就可以放心使使用了。  2 综综合     点击 进行行综合，综综合通过后会会出现打钩钩的图样。  3 仿仿真  这里里选择moodelsim 仿真真工具进行仿真  1 ））点击到到 图图标指示 的的位置 处，在 该图片的的空白处 鼠标右键键添加新文文件，选择 测试文件，会自动生生成，但需要要添加时 钟和数据据激励源。                  2 ）测试文件：  module test_qunential;    // Inputs    reg data_in;    reg clk;    reg reset;    // Outputs    wire found;    // Instantiate the Unit Under Test (UUT)    quential_detector uut (      .data_in(d