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Prorietary Information - Internal Data 第四章 C6000系列DSP集成外设 C6000系列DSPs支持多种工业标准的接口协议，具有高带宽的数据I/O能力。 C671x主要具有以下特点： 1）片内大容量存储器，采用2级存储器结构； 2）外部存储器接口（EMIF），能够与几乎所有的存储器直接接口，且数据吞吐能力强； 3） 4个通道直接存储器访问（DMA），在无CPU参与下完成DSP存储空间内的数据搬移； 4）16个通道的扩展直接存储器访问（EDMA），负责片内L2存储器与其它外设之间的数据传输； 5）多通道缓冲串口（McBSP），支持多种方式的传输接口，多个通道并行收发，传输数据字长可变； 6）具有主机口（HPI）；扩展总线；PCI接口；定时器（Timers）；中断控制；Power down逻辑； C61x/C671x的结构框图 1、片内2级高速缓存结构 C621X/C671X/C64X 的片内RAM采用2级高速缓存结构,程序和数据拥有各自独立的高速缓存。片内第1级程序cache称为L1P，第1级数据cache称为L1D，程序和数据共享的第2级存储器称为L2。 1、片内2级高速缓存结构（C621x/C671x） L1P： 1）采用直接映射结构，行大小为64Byte，缓存64组； 2）CPU发出32bit取指地址分为Tag（12~31bit）、Set Index （6~11bit） 、offset （0~5bit）三部分， offset 确定取指包字节偏移地址， Set Index 是指令数据在cache中映射位置的索引， Tag 是cache缓存数据的一个唯一标记； 3）通过CSR、L1PFBAR、L1PFWC、CCFG实现对L1P的控制； 4）CPU的取指访问如果命中L1P，单周期返回取指包；如没命中L1P，命中L2， CPU将被阻塞5个周期；若也没命中L2，则CPU将被阻塞，直到L2从外部空间取得相应取指包，送入L1P，再送入CPU。 C64x L1P Cache Controller 片内2级高速缓存的结构 L1D： 1）采用双路组联想结构，行大小为32Byte，缓存64组； 2）CPU发出32bit物理地址分为Tag（11~31bit）、Set Index （5~10bit） 、Word （2~4bit） 、offset （0~1bit）四部分， offset 是字偏移地址， Set Index 确定该组在L1D中的位置， Word 字段选择组中相应的字、Tag 是该地址的一个唯一标记； 3）通过CSR、L1DFBAR、L1DFWC、CCFG实现对L1P的控制； 4）CPU的数据访问如果命中L1D，单周期返回需要的数据；如没命中L1D，命中L2， CPU将被阻塞4个周期；若也没命中L2，则CPU将被阻塞，直到L2从外部空间取得相应数据，送入L1D，再送入CPU。 2、高速缓存的控制（C621x/C671x） L1P的控制： 1）只能作为缓存，不能设置为映射寄存器； 2）最初CPU对任一地址发出取指访问都将产生cache缺失而转向L2提出数据申请，返回的指令包同时存入L1P，以后取指就会命中； 3）L1P内容的更新由L1P控制器来完成； 4）两种方法使L1P中的缓存内容失效：a.向CCFG的IP位写入1，将L1P Tag Ram中所有cache标记变为无效；b.使L1P中的某一段数据失效，即先向L1PFBAR中写入一个强制失效的起始地址，后向L1PFWC写入要求失效的数量，从而将指定区段的缓存置为无效 ； 高速缓存的控制（C621x/C671x） L1D的控制： 1）只能作为缓存，不能设置为映射寄存器； 2）最初CPU对任一数据的访问都将产生cache缺失，转向外部提出数据，并转存入L1D中，后续对同一数据的访问就会产生cache命中； 3）cache缺失情况下的操作取决于是读缺失还是写缺失； 读缺矢，向L2发出数据申请，返回数据按照最近最少使用（LRU）原则存放； 写缺矢，向L2发出写申请，数据不存入L1D。 高速缓存的控制（C621x/C671x） L1D的控制 4)两种方法使L1D中的缓存内容失效：a.向CCFG的ID位写入1，将L1D Tag Ram中所有cache标记变为无效；b.使L1D中的某一段数据失效，即先向L1DFBAR中写入一个强制失效的起始地址，后向L1DFWC写入要求失效的数量，从而将指定区段的缓存置为无效 ； 高速缓存的控制（C621x/C671x） L2的控制： 1） L2控制器处理的申请来自L1P、L1D、EDMA三方