微处理器系统结构与嵌入式系统第五章存储器.ppt

大/小端模式：多字节数据存储 * * /54 对齐方式：不同宽度数据的存储方式 按整数边界对齐存储可以保证访存指令的速度 按任意边界对齐存储可以保证存储空间的利用 * * /54 5.4存储器设计:存储芯片的选择 确定类型 根据不同应用场合的特点确定采用何种类型的芯片，如考虑选用SRAM还是DRAM，是否需要E2PROM、FLASH等等； 确定具体型号及数量 根据容量、价格、速度、功耗等要求确定芯片的具体型号和数量 思考：若要求扩展64K容量的内存，以下几种选择哪种最优？ 64K*1的芯片数量N＝(64K*8)/(64K*1)＝ 1*8片; 8K*8的芯片数量N＝ (64K*8)/(8K*8)＝ 8*1片； 16K*4的芯片数量N＝ (64K*8)/(16K*4)＝ 4*2片； 显然，芯片的种类和数量应越少越好；在芯片数量相同的情况下应考虑总线的负载能力和系统连接的复杂性。 从总线负载和系统连接来看，第一种选择较好。 */42 * * /54 内（主）存储器的基本结构 存储芯片 存储模块 存储体 进行位扩展 以实现按字节编址的结构 进行字扩展 以满足总容量的要求 存储体、地址译码、数据缓冲和读写控制 位扩展：因每个字的位数不够而扩展数据输出线的数目； 字扩展：因总的字数不够而扩展地址输入线的数目，所以也称 为地址扩展； 并行存储器、多端口存储器、相联存储器等 * * /54 存储芯片的位扩展 ⑧ 64K*1 I/O ⑦ 64K*1 I/O ⑥ 64K*1 I/O ⑤ 64K*1 I/O ④ 64K*1 I/O ③ 64K*1 I/O ② 64K*1 I/O ① 64K*1 I/O A0 ~ A15 R/W CS D0 D7 … 等效为 64K*8 A0 ~ A15 D0 ~ D7 R/W CS 用64K×1bit的芯片扩展实现64KB存储器 进行位扩展时，模块中所有芯片的地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的数据线并列（位线扩展）形成整个模块的数据线（8bit宽度）。 */42 * * /54 存储芯片的字扩展 用8K×8bit的芯片扩展实现64KB存储器 64K*8 A0 ~ A15 D0 ~ D7 R/W CS 等效为 A0 ~ A12 R/W D0 ~ D7 ⑧ 64K*1 D0~7 ⑦ 64K*1 D0~7 ⑥ 64K*1 D0~7 ⑤ 64K*1 D0~7 ④ 64K*1 D0~7 ③ 64K*1 D0~7 ② 64K*1 D0~7 CS1 ① 8K*8 D0~7 CS 3-8译 码 器 Y0 Y1 Y7 … …… A13 A14 A15 进行字扩展时，模块中所有芯片的地址线、控制线和数据线互连形成整个模块的低位地址线、控制线和数据线 ， CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线 —— 片选线 。 * * /54 存储芯片的字、位同时扩展 用16K×4bit的芯片扩展实现64KB存储器 16K*4 16K*4 A0~ A13 R/W D0 ~D3 D4~ D7 2－4 译码器 A15 A14 CS 64K*8 A0 ~ A15 D0 ~ D7 R/W CS 等效为 16K*4 16K*4 16K*4 16K*4 16K*4 16K*4 首先对芯片分组进行位扩展，以实现按字节编址； 其次设计个芯片组的片选进行字扩展，以满足容量要求； * * /54 并行存储器 4体交叉存储器 * * /54 在下图所示的低位多体交叉存储器中，若处理器要访问的字地址为以下十进制数值，试问该存储器比单体存储器的平均访问速率提高多少 (忽略初启时的延时) ？ (a)1，2，3，4，…，100 (b)2，4，6，8，…，200 (c)3，6，9，12，…，300 * * /54 （a）4个存储体访问可以交叉进行，访问速率可达到单体存储器的4 倍。 （b）2个存储体访问可以交叉进行，访问速率可达到单体存储器的2倍。 （c）4个存储体访问可以交叉进行，访问速率可达到单体存储器的4 倍。 双端口存储器 相联（联想）存储器 地址译码技术:两级物理地址译码方案 读/写控制信号、数据宽度指示信号、传送方式指示信号，等 * * /54 假设某系统地址总线宽度为20 bit，现需要将0C0000H ~ 0CFFFFH地址范围划分为8个同样大小的地址空间，提供给总线上的8个模块，试设计相应的译码电路。 模块 A19 ~ A16 A15 A14 A13 A12~A0