一种用于IP包差错控制的RS译码器及其FPGA实现.PDF

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2017-08-31 发布于天津
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一种用于IP包差错控制的RS译码器及其FPGA实现

(自然科学版 ) 32 11 Journal of South China University of Technology Vol.32　No.11 2004 11 (Natural Science Edition) Novem er　2004 文章编号:1000-565X(2004)11-0066-04 　一种用于IP 包差错控制的RS 译码器及其FPGA 实现＊杨　波　尹俊勋　石　雷 ( , 510640) 摘　要:为了减少RS 译码器所占用的现场可编程门阵列(FPGA)资源, 研究了RS 码的译码算法.提了使用Actel 公司的ProASICPLUS系列芯片实现IP 包差错控制系统中RS 码的译码方案, 采用码型 RS(100, 81)进行纠错.同时结合大运算量环节, 描述了利用改进的 BM 算法实现译码功能的具体方案,该方案相对于传统的方案更能节约资源.实验表明, 该译码器完成了IP 包差错控制的要求,译码器输入码流速率可达30 M it/s.最后介绍了 ProASICPLUS系列芯片的基本结构特点及用FPGA 实现的关键技术. 关键词:IP 包;RS 码;译码器;改进的BM 算法;现场可编程门阵列中图分类号:TN 911.22　　　　文献识码:A 　　RS BCH IP 80 , 1 [1] , , , , , 19 , 100 , . ., , RS , it . [2] 8 .RS BM RS(100,81),GF(2 ), m= 、Euclid . 8 it , RS(255,236), t , =9 10 . , RS(100,81)RS(255,236) (FPGA) RS . .BM , BM 2 　RS 码译码算法及译码器结构 FPGA . FPGA , RS , . 8 4 3 2 p (x)=x +x +x +x +1 (1) m 1　码型选择 N=2 -1, δRS [1] IP . m m +1 m +δ-2 0 0 0 g(x)=(x-α)(x-α )…(x-α ) (2) , m =1, δ=20. 0 ,. r , r , 　收稿日期:2004-03-15 99 0 ＊基金项