微机原理及应用(第5章).ppt

2．常见的译码电路 1）使用门电路译码 常用的有多输入的与非门（NAND）和或非门（NOR）。 门电路再配合系统总线中的控制信号线就可以产生相应的片选信号。 （1）与非门。 （a）两输入端 （b）多输入端 图5-22 与非门 （2）或非门 或非门的输入端全为低电平“0”时，相应的输出端则为低电平“0”。否则输出端输出高电平“1”。 （a）两输入端 （b）多输入端 图5-23 或非门 2）使用译码电路 （1）编码器。 图5-24 8:3编码器 输入 输出 I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 表5-7 8:3编码器真值表 （2）译码器。 译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高/低电平信号，因此译码是编码的反操作。常用的译码电路有二进制译码器，二-十进制译码器和显示译码器三类。 二进制译码器的输入是一组二进制代码，输出的是一组与输入代码一一对应的高/低电平信号。 图5-25 74LS138译码器芯片与内部结构 G1 C B A 译码器输出 1 0 0 0 0 0 ，其余全为1 1 0 0 0 0 1 ，其余全为1 表5-8 74LS138真值表 1 0 0 0 1 0 ，其余全为1 1 0 0 0 1 1 ，其余全为1 1 0 0 1 0 0 ，其余全为1 1 0 0 1 0 1 ，其余全为1 1 0 0 1 1 0 ，其余全为1 1 0 0 1 1 1 ，其余全为1 5.4.4 存储器连接应用举例 1．SRAM的应用举例 【例5.4】用存储器芯片SRAM 6116构成一个6KB的存储器。要求其地址范围在0C1000H～0C27FFH之间。 图5-26 SRAM 6116芯片外部引线图 图5-27 6116的应用连接图 【例5.5】用8256存储器芯片构成1MB的存储器。 图5-28 SRAM 8256引线图 图5-29 8256与8088CPU芯片的连接图 2．DRAM的应用举例 图5-30 DRAM2116与CPU的连接线路图 3．只读存储器与系统的连接 图5-31 EPROM 2716与8088系统的连接图 4．内存储器与8位系统的连接 图5-32 8088系统扩展ROM和RAM连线图 5．存储器与16位CPU的连接 图5-33　两片EPROM 2732 组成的程序存储器 5.5　存储器的分级体系 在一个系统中，存储器系统通常由多种存储器有机组合在一起，扬长避短，构成多层次的存储系统。 体系就是把几种不同容量、不同速度的存储器合理地组织在一起，使之能较好地同时满足大容量、高速度、低价格的要求。实现的技术难度也有相应的增加。 5.5.1 存储器的分级结构 图5-34 存储器系统的层次结构 1．高速缓存—主存层次 在这个层次主要解决存储器系统的访问速度问题。 高速缓存，即Cache，由静态RAM（SRAM）构成，速度可与CPU速度相匹配，容量很小，可存放一小段时间内CPU要用到的指令和数据，供CPU高速访问，CPU在这一小段时间内可以不必与主存交换信息而直接访问Cache，从而提高了指令的执行速度。 若在Cache中找到所需的内容，则访问“命中”，信息在Cache中存取，否则访问“失败”，CPU将所需信息页从主存装入Cache并进行数据存取。 主存一般由大容量的动态存储器组成，它的单位成本低于Cache，速度相对较慢。Cache和主存构成计算机的内存储器。Cache与主存之间以页为单位进行读/写操作。 2．主存—辅存层次 这个层次主要解决存储系统的容量问题。 辅助存储器由大容量的磁表面存储器或光存储器构成，它的显著特征是具有很低的位存储价格。辅助存储器上存储着大量的程序和数据，在大部分时间里，它们处于静止状态，也就是说没有被使用。处理器仅把目前使用的程序和数据装入主存。辅存和主存之间以页为单位进行读/写交换。 可见，存储器系统的容量以辅助存储器容量的大小来衡量。 5.5.2 高速缓存系统 1．Cache的工作原理 Cache使CPU访问内存的速度大大加快。读取数据时，CPU首先在一级缓存中寻找数据，如果找不到，则在二级缓存中寻找；若数据在二级缓存中，在传输数据的同时，装入并修改一级缓