江西师范大学体系计算题.doc

第 一 章 1.49 有一台计算机，不同类型指令在理想Cache（无访问失败）与实际Cache（有访问失败）两种情况下的性能如下表。求理想Cache相对于实际Cache的加速比？ 指令类型 出现频率 理想CacheCPI 实际CacheCPI 运算指令 40% 1 3 取数指令 20% 2 8 存数指令 15% 2 8 控制指令 25% 2 4 解：理想Cache情况下指令的平均时钟周期数CPI为： CPI理想 = =1×40%+2×20%+2×15%+2×25% = 1.6 实际Cache情况下指令的平均时钟周期数CPI为： CPI实际= =3×40%+8×20%+8×15%+4×25% = 5.0 S = 实际CacheCPU执行时间/理想CacheCPU执行时间 =（IC×时钟周期×CPI实际）/（IC×时钟周期×CPI理想）= CPI/CPIA = 5.0/1.6 = 3.12 1.45 用一台80MHz处理机执行标准测试程序，它包含的指令数和相应的平均时钟周期数如表1-10所示，求该处理机的有效CPI、MIPS和程序执行时间。 表1-10 题1.46的指令数和相应的平均周期数 指令类型 指令数 平均周期数 整数运算 46000 1 数据传输 36000 2 浮点运算 14000 2 控制指令 9000 2 解：该处理机指令的平均时钟周期数CPI为： CPI = =46/105×1+36/105×2+14/105×2+9/105×2 = 1.6 所以 MIPS = 时钟频率.6×106）= 50 TCPU = IC/( MIPS×106) = 105000/(50×106) = 0.21(ms) 1.44 某工作站采用时钟频率为15MHz、处理速率为10MIPS的处理机来执行一个测试程序。假定每次存储器存取为1个时钟周期，试问： (1)此计算机的有效CPI是多少? (2)假定将处理机的时钟频率提高到30MHz，但存储器的工作速率不变，这样，每次存储器存取需要2个时钟周期。如果30％指令每条只需要一次存储器存取操作，另外5％指令每条需要二次存储器存取操作，假定测试程序的指令数不变，并与原工作站兼容，试求改进后的处理机 解：（1）由MIPS = 时钟频率时钟频率.5。 （2）时钟频率.5 = x×65% + （1+ x）×30% + （2+ x）×5% .1 当时钟频率.1，要进行一次存储操作指令的CPI为2+ x = 3.1，要进行二次存储操作指令的CPI为4+ x = 5.1，因此平均CPI为： CPIB = 1.1×65% + 3.1×30% + 5.1×5% = 1.9 所以 MIPSB = 时钟频率.9×106）= 15.8 第 二 章 2.13 在一台单流水线多操作部件的处理机上执行下面的程序，每条指令的取指令、指令译码需要一个时钟周期，MOVE、ADD和MUL操作分别需要2个、3个和4个时钟周期，每个操作都在第一个时钟周期从通用寄存器中读操作数，在最后一个时钟周期把运算结果写到通用寄存器中。 k： MOVE R1，R0 ；R1← (R0) k+1： MUL R0，R2，R1 ；R0← (R2)×(R1) k+2： ADD R0，R2，R3 ；R0← (R2)+(R3) (1)就程序本身而言，可能有哪几种数据相关? (2)在程序实际执行过程中，哪几种数据相关会引起流水线停顿? (3)画出指令执行过程的流水线时空图，并计算完成这3条指令共需要多少个时钟周期？ 解：（1）就程序本身而言，可能有三种数据相关。若3条指令顺序流动，则k指令对R1寄存器的写与k+1指令对R1寄存器的读形成的“先写后读”相关。若3条指令异步流动，则k指令对R0寄存器的读与k+1指令对R0寄存器的写形成的“先读后写”相关，k+2指令对R0寄存器的写与k+1指令对R0寄存器的写形成的“写—写”相关。 （2）在程序实际执行过程中，二种数据相关会引起流水线停顿。一是“先写后读”相关，k指令对R1的写在程序执行开始后的第四个时钟；k+1指令对R1的读对指令本身是第三个时钟，但k+1指令比k指令晚一个时钟进入流水线，则在程序执行开始后的第四个时钟要读R1。不能在同一时钟周期内读写