课设 数字闹钟.docx

1、设计任务和要求1.1设计任务： (1) 具有24小时或12小时的计时方式，显示时、分、秒。(2) 具有快速校准时、分、秒的功能。 (3) 能设定起闹时刻，响闹时间为1分钟，超过1分钟自动停；具有人工止闹功能；止闹后不再重新操作，将不再发生起闹。(4) 供电方式：220V，50HZ交流供电。1.2设计要求：（1）合理的设计硬件电路，说明工作原理及设计过程，画出相关的电路原理图（运用PROTEL电路设计软件）；（2）选择常用的电器元件（说明电器元件选择的过程和依据）； （3）进行PCB（印制电路板）设计（用PROTEL等电路设计软件）；（4）按照规范要求，按时提交课程设计报告（打印或手写），并完成相应答辩。2、设计的方案的选择与论证2.1 电路设计方案方案一：采用可用中小规模集成电路实现采用逻辑电路设计可实现具有：时、分、秒计时功能和多点定时功能，电路通过计数时钟脉冲具有自动更新秒的显示，纯属硬件设计无需程序干预。方案二：EDA技术实现采用EDA作为主控器控制外围电路进行电压，时钟控制、键盘和LED控制。此方案逻辑电路复杂，且灵活性较低，不利于各种功能的扩展，在对电路进行检测时比较困难。方案三：单片机编程实现通过利用单片机内部定时计数器实现计时，软件设置I/O作为数码管或液晶显示信号输出，时间校准按键输入。软件实现的电子钟具有编程灵活，并便于功能的扩展。综合比较上述各方案，就现在的知识水平且采用中小规模集成电路作为最终选择方案。2.2 系统框图理论功能要求设计系统框图如下：2.3 单元电路的设计对于各单元电路的设计方案将有不同的几种，其不同的方案采用的器件均有所不同，下面将一一分析各单元电路方案的实现与特点比较。2.3.1 时钟脉冲电路时钟脉冲电路主要是产生1Hz时钟供秒的个位计数器作为时钟触发信号。时钟脉冲电路采用555芯片接成多谐振荡器，它没有稳定的输出状态，只有两个暂稳态。在电路处于某一暂稳态后，经过一段时间可以自行触发翻转到另一暂稳态。两个暂稳态自行相互转换而输出一系列矩形波。电路图如下：2.3.2 计数电路计数电路主要是通过用十进制计数器芯片74LS192外加相应的门电路级联构成24进制或60进制计数器。时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而时个位和时十位计数器为24进制计数器。秒个位计数单元为１０进制计数器，无需进制转换，CPU（UP）与１ＨZ输入信号相连，TCU可作为向上的进位信号与十位计数单元的CPU(UP)相连。秒十位计数单元为６进制计数器，需要进制转换。使用一个与非门和非门将１０进制计数器转换为６进制计数器，其中Ｑ２与Q3可作为向上的进位信号与分个位的计数单元的ＣＰＡ相连。电路图如下：分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位时钟脉冲由秒计数单元的进位信号提供，分十位计数单元的Q2与Q3作为向上的进位信号应与时个位计数单元的CPU(UP)相连。时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，不是10的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行24进制转换。利用1个与非门和一个或门实现24进制计数功能的电路如图所示：2.3.3 译码驱动及显示电路由于计数器构成的扩展进制数为BCD码输出形式，所以显示宜采用由七段数码管译码器驱动器74LS248驱动数码管作为显示。如下图为采用74LS248驱动共阴数码管 74LS248除了a~g 7段驱动输出外还有3个附加控制端用于扩展电路。其中，3管脚LT’ 为灯测试输入，当LT’=0时，驱动输出端均为高电平。4管脚BI’/RBO’ 为灭灯输入/灭零输出端，作为输入端使用时，称灭灯输入控制端，BI’=0时，驱动数码管的各段同时熄灭。作为输出端使用时，称为灭零输出端，只有当A=B=C=D=0,和灭零输入端RBI’=0时，RBO’输出低电平。5管脚RBI’为灭零输入端。当RBI’=0时，只要A=B=C=D=0时，即输入BCD码值为’0’时驱动输出端均为低电平，将’0’值不显示。其功能表如下：在电路中讲7位输出分别与共阴数码管的输入相连，并将3个控制端均接高电平，使其为无效，即不使用扩展电路。2.3.4 供电电路在电子电路中，通常都需要电压稳定的直流电源供电。它是由电源变压器、整流、滤波和稳压电路等四部分组成。本设计采用的直流稳压电源，输入为220V，50hz的交流电，输出为5V左右的稳定电压。使用了整流桥2W01G和一稳压个集成芯片7805使输出为5V稳定直流，作为整个电路的直接电源。电路图如下：2.3.5 调时电路调时电路主要由计数器、数据选择器、译码器和两个按键组成。