0307Verilog入门教程1.pdf

Verilog 入门基础 胡敬朋 北京理工大学珠海学院 第一章 Verilog HDL入门 • 学习内容 – HDL概念 – Verilog 的历史 –– VerilogVerilog 的用途的用途 – 示例 • 语言特点 什么是硬件描述语言HDL • 具有特殊结构能够对硬件逻辑电路的功能进行描述的 一种高级编程语言 • 这种特殊结构能够： – 描述电路的连接 – 描述电路的功能 – 在不同抽象级上描述电路 – 描述电路的时序 – 表达具有并行性 • HDL主要有两种：Verilog和VHDL – Verilog起源于C语言，因此非常类似于C语言，容易掌握 – VHDL起源于ADA语言，格式严谨，不易学习。 – VHDL 出现较晚，但标准化早。IEEE 1706-1985标准。 Verilog 的历史 • Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的 Phil Moorby所创。 后来成为 的主要设计者和 PhiMoorbyVerilog-XL 公司的第一个合伙人。 Cadence • 在 年间， 设计出了第一个 的仿真器。 1984~1985Moorby Verilog-XL •• 年年，， 提出了用于快速门级仿真的提出了用于快速门级仿真的 算法算法。。 oorbyMoorby XLXL • 年， 公司收购了 公司 1990Cadence GDA • 年， 公司公开发表 语言，成立了 1991Cadence Verilog OVI(Open 组织来负责 语言的发展。 VerilogInternational)VerilogHDL • 年制定了 的 标准，即 。 1995 VerilogHDLIEEE IEEE1364 Verilog 的用途 • Verilog 的主要应用包括： – 和 工程师编写可综合的 代码 ASICFPGA RTL –高抽象级系统仿真进行系统结构开发 –测试工程师用于编写各种层次的测试程序 –用于 和 单元或更高层次的模块的模型开发 ASICFPGA 示例 边沿触发型D触发器 module DFF1 (d, clk, q); //D触发器基本模块 output q; input clk,d; reg q; alwaysalways @@ ((posedgeposedge clkclk)) ////clkclk上升沿启动上升沿启动 q=d; // 当clk有上升沿时d被锁入q endmodule 语言的主要特点 module(模块) module是层 次化设计