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BIST测试技术简介摘要：内建自测试（BIST）是在电路设计时考虑到测试电路的需求，在芯片的内部设计出调试电路，在电路内部植入测试生成、施加、分析和测试控制结构，从而使得调试更加简单。随着集成电路规模的不断增长，soc的需求也越来越大，soc的测试变得越来越困难和重要，本文介绍内建自测试的基本概念和其特点，并将它与其他测试方法的优缺点做一比较。关键词：内建自测试；穷举测试；伪随机测试；DFT测试比较正文：在超大规模集成电路（VISL）技术迅猛发展的今天，集成电路工业已经达到了一个的高度：上亿只晶体管集成在一个芯片上，片内时钟信号的频率达到好几个GHZ。随之而来的，是越来越突出的测试瓶颈问题，一则，自动测试设备的发展很难跟得上芯片的发展步伐（系统时钟，信号精度，存储数据量等），再则，高性能的自动测试设备（ATE）的价格将是令人望而却步的。而SOC片上系统的出现更是对测试领域提出了新的挑战，为了保证芯片的可靠性，测试是必不可少的手段，而要突破测试瓶颈只有一个唯一的可测试性设计。常见的有以下几种测试方法：传统的DFT方法，扫描路径发，边界扫描法，BIST（内建自测试法）。BIST（Built-in Self Test）测试技术BIST测试技术简称BIST是在设计时在电路中植入相关功能电路用于提供自我测试功能的技术，以此降低器件测试对自动测试设备（ATE）的依赖度。BIST是一种DFT（Design for Testability）技术，它可以应用于几乎所有电路，因此在半导体工业被广泛应用。举例来说，在DRAM中普遍使用的BIST技术包括在电路中植入测试图形发生电路，时序电路，模式选择电路和调试测试电路。BIST技术的快速发展很大的原因是由于居高不下的ATE成本和电路的高复杂度。现在，高度集成的电路被广泛应用，测试这些电路需要高速的混合信号测试设备。BIST技术可以通过实现自我测试从而减少对ATE的需求。BIST技术也可以解决很多电路无法直接测试的问题，因为他们没有直接的外部引脚，比如嵌闪。可以预见，在不久的将来即使最先进的ATE也无法完全测试最快的电路，这也是采用BIST的原因之一。内建自测是在电路设计时考虑到测试电路的需求，在芯片的内部设计出调试电路，使得调试更加简单。BIST主要完成测试序列生成和输出响应分析两个任务,通过分析CUT的响应输出,判断CUT是否有故障。因此,对数字电路进行BIST测试,需要增加三个硬件部分:测试序列生成器、输出响应分析器和测试控制部分。在测试序列生成中,有穷举测试、伪随机测试、加权测试生成、适应测试生成和伪穷举测试生成等几种方法。（1）内建自测试的结构要介绍内建自测试的测试生成，我们首先介绍一下内建自测试的结构，内建自测试电路一般包括测试生成电路（激励）、数据压缩电路、比较分析电路、理想存储电路（ＲＯＭ）和测试控制电路，图1为一般的原理图。图1内建自测原理图（2）几种内建自测试的测试生成方法１．穷举测试穷举测试就是对电路的每一个状态及所有的状态转换予以确认。对于复杂的时序电路，这个办法行不通，但对于纯粹的组合电路，穷举测试就像用所有的可能输入向量对电路进行模拟一样。穷举测试图形生成器（TPG）可以采用二进制计数器，如果采用最大程度的自动现行反馈移位寄存器（ALFSR，），那么可以对其修改，是的包括所有的0状态，这样的线性反馈移位寄存器（LFSR）成为完全的LFSR。2.伪随机测试伪随机测试采用多个具有随即特性的测试图形来测试电路，但这些测试图形的生产是确定的。因此既有重复性。伪随机测试图形的生成可以是置换的，也可以是不可置换的，这里置换的测试生成指一个测试图形的生成不止一次，不可置换的含义是指生成的每一个测试图形都是唯一的。需特别说民搞的是，伪随机测试并非都采用最大的长度的TPG，不可置换的伪随机图形可用ALFSR来生成。伪随机测试即用于醋和电路的测试，也适用于时序电路的测试，故故障覆盖率由故障模拟确定，测试新航渡的选择根据可接受的故障覆盖率的值来确定。伪随机测试存在的问题是一些电路具有抗随机图形故障，为了保证高的故障覆盖率需增大测试图形的长度。伪随机测试是一种广泛使用的、可对CUT施加大量测试码的方法,其最大的优点是测试电路的硬件开销小,同时仍具有较高的故障覆盖率。实现输出响应分析的方法有ROM与比较逻辑、LFSR多输入特征寄存器(MISR)和跳变计数器等。3.加权测试生成LFSR的固有属性使其产生的测试图形的每一位上0和1的概率基本相等，但为了用尽可生少的测试图形来获得高的故障覆盖率，许多电路的测试图形的0和1的分布概率应不同。生成的测试图形的0和1概率不同的TPG就是加权TPG。4.适应测试生成适应测试生成也采用加权TPG，不同之处就是同故障模拟的结果修改加权，因而生成的测试图形的概率分布不止