MIPS模型机数据通路(参考)教案.pptx

数据通路的5个逻辑步骤 从逻辑上：数据通路总共为5个逻辑步骤 公共步骤：取指令、译码/读操作数 所有指令均必须经历的2个步骤 取指令 IF PC驱动IM读取指令 译码/读操作数 DCD/RF 译码属于控制器范畴，但可以与读操作数并行 执行 EXE ALU完成算数/逻辑运算 访存 MEM 读DM或写DM 回写 WB ALU计算结果或IM读出数据写入寄存器堆 1.取指令 IF 2.译码/读操作数 DCD/RF 3.执行 EXE 4.访存 MEM 5.回写 WB 运算类指令：理想执行过程(R-R) 指令：ADD、SUB、OR。。。 需求：R[rd]  R[rs] op R[rt] 过程：取指、译码/读寄存器、执行、访存、回写 1.取指令 IF 2.译码/读操作数 DCD/RF 3.执行 EXE 4.访存 MEM 5.回写 WB X 分支类指令：理想执行过程 指令：BEQ、BNE。。。 需求：PC  条件? PC + Ext(Imm) : PC + 4 过程：取指、译码/读寄存器、执行、访存、回写 1.取指令 IF 2.译码/读操作数 DCD/RF 3.计算 EXE 4.访存 MEM 5.回写 WB X X 跳转指令：理想执行过程 指令：J 需求：PC  PC[31:28] || target_address || 00 过程：取指、译码/读寄存器、执行、访存、回写 1.取指令 IF 2.译码/读操作数 DCD/RF 3.执行 EXE 4.访存 MEM 5.回写 WB X X 读存储指令：理想执行过程 指令：LW 需求：GPR[rt] ← memory[GPR[base] + offset] 过程：取指、译码/读寄存器、执行、访存、回写 1.取指令 IF 2.译码/读操作数 DCD/RF 3.执行 EXE 4.访存 MEM 5.回写 WB 写存储指令：理想执行过程 指令：SW 需求：memory[GPR[base] + offset] ← GPR[rt] 过程：取指、译码/读寄存器、执行、访存、回写 1.取指令 IF 2.译码/读操作数 DCD/RF 3.执行 EXE 4.访存 MEM 5.回写 WB X 物理执行路径 vs. 理想执行过程 2个现象 现象1：不同指令的理想执行过程不同 现象2：所有指令都有前3个阶段 前2阶段完全相同；第3阶段功能有差异 启示 不同指令的理想执行过程不同，即理想执行时间不同 不同指令能否具有不同物理执行路径，以对应理想执行过程？ IF DCD/RF EXE MEM WB 计算     分支    跳转    读存储      写存储     1.Addu指令 8 2.Subu指令 9 3.ori指令 10 4.Lw指令 11 5.Sw指令 12 6.Bne指令 13 7.Jal指令 14