基于FPGA的数字电子时钟方案设计书与实现.docVIP

课程设计(论文)说明书 题 目：基于FPGA的数字电子时 钟设计 院 （系）：信息与通信学院 专 业：微电子学 学生姓名： 学 号：0900240115 指导教师： 职 称：实验师 2012 年 12 月 25 日 一、所用设备与器材使用仪器设备、。．方案设计思想钟表的数字化给人们生产生活带来了极大的方便数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。Quartus II是可编程片上系统的综合性设计环境，它支持CPLD和FPGA器件的开发。FPGA (Field Programmable Gate Array）现场可编程门阵列，内部主要由许多可编程逻辑模块组成，靠纵横交错的分布式可编程互连线连接起来，可构成极其复杂的逻辑电路。本次课程设计所采用的FPGA芯片 Cyclone II系列的EP2C70F896C6。 2.2工作原理框图 图15 系统框图 1.数字钟电路系统由主体电路和扩展电路两大部分所组成。 2. 数字电子时钟电路具有时、分、秒计时，秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“24进制”规律计数。 3. 准确计时，以数字形式显示时、分、秒的时间，计数器的输出经译码器送显示器。 4. 具有分、时校正功能，校正输入脉冲频率为1Hz 5. 复位功能，时、分、秒计时清零。 6.扩展功能为：具有仿广播电台整点报时的功能，即每逢59分51秒、52秒、53秒、54秒、55秒及57秒，LED绿灯依此点亮，59分59秒时，LED红灯亮，形成倒计时流水灯报时。 三．软件方案程序流程图 图16 24进制程序流程图 3.1.2 10进制流程图 当CP↑，EN和nCR为高电平时计数，计数范围为[0,9]，使能信号EN等于0时，计时器保持。当计时到9的时候，计时器清零，否则继续计时。流程图见下图。 图17 10进制流程图 3.1.3 6进制 当CP↑，EN和nCR为高电平时计数，计数范围为[0,5]，使能信号EN等于0时，计时器保持。当计时到5的时候，计时器清零，否则继续计时。流程图见下图。 图18 6进制流程图 3.1.4 60进制 分、秒采用60进制计时，当CP↑，EN和nCR为高电平时计数，计数范围为[0,59]，使能信号EN等于0时，计时器保持。当个位等于9时向十位进位；当个位等于9十位等于5，计时器清零，否则继续计时。流程图见下图。 图19 60进制流程图 3.1.5 from0to9 数码管有7段组成，分共阳极和共阴极，本次设计采用共阳极数码管。当输入为低电平时，数码管显示；当输入为高电平时，数码管不显示。用这样的方法输入不同的高低信号控制数码管的显示。 图20 from0to9流程图 3.1.6 分频模块 图21 分频模块流程图 3.1.7 总流程图 图22 总流程图 3.2 程序清单 3.2.1头文件complete_clock程序 module complete_clock(HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,_50MHzIn,_1Hz,_50Hz, _5KHz,_500KHz,AdjMinkey,AdjHrkey,nCR,Alarm,LED0,LED10,LED3,LED4,LED5,LED6,LED7,LED8,LED9)； output [7:0] HEX0,HEX1,HEX2,HEX3,HEX4,HEX5; output Alarm,_1Hz,_50Hz,_5KHz,_500KHz; output LED0; output LED10; output LED3; output LED4; output LED5; output LED6; output LED7; output LED8; output LED9; wire [7:0] HEX0,HEX1,HEX2,HEX3,HEX4,HEX5; input nCR,_50MHzIn; wire _1Hz,_50Hz,_5KHz,_500KHz; wire LED0; wire LED10; wire LED3; wire LED4; wire LED5; wire LED6; wire LED7; wire LED8; wire LED9; input AdjMinkey,AdjHrke