CMOS反相器-崑山电子历程-崑山科技大学.PPT

Chapter 8數位電路 四技一年級下學期 授課教師：任才俊 數位反相器 數位反相器的電路符號 典型的反相器輸入電壓與輸出電壓的關係圖，稱為電壓轉換曲線(Voltage Transfer Curve, VTC) VIH 及VIL定義為VTC中斜率等於 –1所對應的兩個輸入電壓 。 當 或 ，反相電路皆能正確將輸入電壓反相。 當 則進入模糊區間，此時反相電路無法將輸入電壓正確反相，是實際應用時必須避免發生的情況。 雜訊邊距 低電位雜訊邊距(low-level noise margin)： 高電位雜訊邊距(high-level noise margin)： 實用上NMH 及NML愈大，表示電路愈不容易受雜訊影響，即電路愈穩定。 傳輸延遲 傳輸延遲 整體電路的傳輸延遲(tp)則取其平均值： tp愈小代表元件的反應速度愈快，表示單位時間內能處理的資料量愈大。 功率損耗 靜態功率損耗(static power consumption)：是指輸出端穩定地處於高電位或低電位時，電路所消耗的功率。 動態功率損耗(dynamic power consumption)：是指輸出端在高低電位轉換期間，電路所消耗的功率。 CMOS反相器的靜態功率損耗為零，是它的一大優點。 延遲－功率乘積(delay-power product)： 這個參數讓工程師能以客觀的方式，來比較不同電路在速度及功率兩方面合併考量下的優劣。因此以新的技術或設計降低 DP值才是工程師努力的方向。 簡單FET反相器 由一顆N-channel FET加一電阻R所組成： 從功率損耗上考量，我們希望R愈大愈好；從速度上考量，我們希望R愈小愈好；所以FET反相器在實用上卻面臨功率損耗和速度兩者無法兼顧的困境。 天才設計-CMOS反相器 由N-channel MOSFET及 P-channel MOSFET組合而成，兩者具有互補作用，故稱為Complementary MOS(CMOS)。 CMOS反相器的工作原理： 當Vi = VDD時，Qn導通Qp不導通，Qn等效上像一顆電阻RON，但由於Qp不導通，所以： 當Vi = 0V時，Qp導通Qn不導通，QP導通時等效上像一顆電阻RON，但由於Qn不導通，所以： 當Vi = VDD時，Qn導通但Qp不導通，故電源不需提供任何電流，即功率損耗為零。 當Vi = 0V時，Qp導通且Qn不導通，VDD經由Qp向輸出端寄生電容C充電。由於Qp的 RON很小，故充電速度很快。 所以CMOS在功率損耗和速度兩方面都很理想。 CMOS反相器特性 電壓轉換曲線 電壓轉換曲線 理論上我們可以算出在VTC上斜率為 ?1所對應的兩個輸入電壓，即VIL及VIH；而正常的輸出高低準位分別為VOL及VOH ： 雜訊邊距： CMOS反相器在高低電位有相同的雜訊邊距 靜態功率損耗： 當Vi = 0V，Vo = VDD，沒有電流由power supply流出，所以P = 0。 當Vi = VDD，Vo = 0V，由於Qp不導通，同樣沒有電流由power supply流出，故P = 0。 所以不管輸出電壓在高電位或低電位，整個電路不消耗任何功率，因此靜態功率損耗為零。 動態功率損耗 ： 平均在T時間內有q = CVDD的電荷由電源流出，故電源的平均電流為： 所以平均功率損耗為： 單位時間內轉換次數愈頻繁，則CMOS反相器所消耗的功率愈高。 傳輸延遲： 傳輸延遲(tp )： tp = 0.5(tPLH ? tPHL) = tp與VDD成反比而與C成正比，即VDD愈高充電速度愈快，C愈大充電速度愈慢。但是VDD愈高則功率損耗愈大，所以功率與速度之間必須適當取捨。 延遲－功率乘積(DP)： DP和C2成正比，並隨f及VDD上升而增加。由於數位電路的工作頻率f愈來愈高，欲降低DP值必須降低VDD，所以低電壓一直是IC設計努力的方向。 一個數位邏輯閘的輸出端所外接邏輯閘的個數稱為扇出數(fan- out)。 以BJT邏輯閘為例，外接邏輯閘會影響輸出電壓，若外接邏輯閘個數太多的話，會造成邏輯功能不正確，所以通常存在一個最大的扇出數(maximum fanout)。 CMOS邏輯閘的輸入端是絕緣體(IG = 0)，所以外接邏輯閘不會影響輸出電壓，因此理論上CMOS邏輯閘的fanout可以趨近無限大 對於CMOS來說，當外接的邏輯閘數量增加時，輸出端的等效電容C隨之增加，結果tPHL及 tPLH 也隨之上升，造成速度下