VerilogHDL建模技巧低级建模仿顺序操作·思路篇封面书语.DOC

Verilog HDL 建模技巧 ：低级建模 仿顺序操作 · 思路篇] 1 - 封面+书语 书语： “低级建模”是针对入门或者新手提出的一种“设计思路”。我们知道FPGA执行的概念是“并行”，但是在入门众多的实验中，高达4成的实验都是“顺序操作”的执行概念。假设一个比较经典的例子“流水灯”实验。如果利用单片机设计流水灯的驱动程序，是非常简单，我们只要，建立延迟函数，移位函数，和一个大循环，就可以实验流水灯效果。 但是换做另一个环境如（CPLD/FPGA）的平台上，实验复杂的流水灯效果。在“并行”概念上，设计这样一个驱动程式，会使得初学者上力不接下力。我们可以考虑这样一个问题：“用什么办法，不失CPLD/FPGA的并行性，而且还可以轻松实现顺序操作 ”? 在网上个多的论坛，时常可以看见很多新手求救关于这方面的问题，笔者也是如此，所以笔者才决定写这本笔记。 还有一种问题，就是编程风格的问题。Verilog HDL语言对初学者来说，编程风格是最一个大难题的。有这样冷笑话流传在新手之间流传：“ 如果一个新手写十个驱动程式，会超过10个不同的编程风格 ”。这也难怪的，要建立一个编程风格真的不简单，即使是写了多年经验，也不见得会有编程风格。然而“低级建模”有固定的模板格式，可以很好的帮助新手们。 除此之外，“低级建模”对“仿顺序操作”是简洁的，不同于一般的编程，滥用了“状态机”来达到效果。“状态机”在仿顺序操作上，虽然有很大的效果，但是“状态机”对资源的消耗，和“代码的臃肿”都是可见的。“低级建模”在“仿顺序操作”上，使用“步骤”的概念，就如我们食饭的时候，首先饭来张口，然后慢慢的咽，最后才吨进食道，就这样一个动作就结束。要吃另一口饭的时候，再重复这个动作。（如果吃饭换做是状态机，事物可能会永远卡在食道） 目前笔记也只是写了“低级建模”的“思路篇”而已，因为笔者考虑到自身资格和经验的问题，笔记的续文非常不适宜。但是笔者认为这已经是足够了，因为笔记的内容可以很好的帮到初学者，从另一个角度去认识Verilog HDL建模技巧。 笔者的话： 还记得自己初次接触Verilog HDL语言时候的感觉吗？曾经有没有因经历失败而灰心呢？如此过来的人，偶尔会回忆，会觉得入门（初学）时的心情是最真实的。即使现在，挫折中，迷失中，混沌中。只要回忆当时，就有继续的勇气 ...... Verilog HDL 建模技巧 ：低级建模 仿顺序操作 · 思路篇] 2 - 前言（免责声明） 前言： 再过不久就要毕业了，毕业后就要上班，所以呀学习的时间确实比以前少了许多。不过这不是重点，我发觉自己的“自学”程度已经达到某种的限制，再也提升不了多少，是时候换换环境。故一在此之前写下一本关于Verilog HDL 心得的学习笔记。 每一本笔记的开始都有一个初衷：在早期练习Verilog HDL 语言（以下简称V语言），有一种莫名的奇怪感觉。相信很多初学者曾经有过这样的感觉 ...... 我对这感觉执着很久，似乎要揭开什么！？我以简单的模块，进行了许多样的V语言编程风格，最后我发现有一套很简单而且非常“有效”的方法，我称为“低级建模”。 一开始，我对这与这方法没有任何“准则”要遵守而非常茫然，要我消耗了很长时间才建立起最基本的“准则”。经过许多的实验，惊讶的发现该方法对于“仿顺序操作”非常有效，我开始猜想“是不是应该建立一个适合低级建模的模板呢？”。模板的概念，有学过C++的朋友应该都知道，在C++的世界里，模板可以根据不同的“类型”，以同样的格式，创建函数，类等等。 在最后的几个试验中，我结论出一种“通用”的编程模板。即使，各个模块都有不同的功能，不同的代码量，不同的编程习惯，但是固定的“形状”还是存在。你应该知道V语言的解读性，不是一般的“穷”！（除非你经验老道） 可能会出现“鄙视群众”，“批评”自不量力的我搞原创的活儿。这一点我承认，自己才学过几个月的V语言和FPGA而已，没有任何实际的项目经验，V语言都无法精通，根本没有任何资格... 被这样认为是人之常情，所以我才要事先声明： 这只是个人的一个心得，一个思想而已，纯粹“分享热心”才写这一本笔记。笔记的内容好不好我不知道，有没有用我也不知道，但是有一点，对于初学者来说，它绝对有参考的价值。仅此而已。 这本笔记我不论任何评价。至于该笔记的价值如何，竟可以在读前先不要做任何结论，浏览过后或许你会萌出其他的思路呢？ 标签： 低级建模 [Verilog HDL 建模技巧 ：低级建模 仿顺序操作 · 思路篇] 3 - 低级建模的思路 第1章“低级建模”的思路 首先，我将用一个简单的例子来说明一下，“低级建模”的最基本思路： （一）利用C语言驱动八位发光二极管：