erilog-testbench的写法.pdf

字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系 第十五章 Verilog Test Bench 用简介 学习内容： 用一个复杂的test bench复习设计的组织与仿真 建立test bench通常使用的编码风格及方法 设计组织 虚线表示编译时检测输入文件是否存在及可读并允许生成输出文件。 test bench组织 stimulus 要验证的设计 简单的test bench 激励 要验证的设计 复杂的test bench 验证结果 简单的test bench 向要验证的设计提供向量，人工验证输出。 复杂的test bench是自检测的，其结果自动验证。 并行块 fork join块在测试文件中很常用。他们的并行特性使用户可以说明 绝对时间，并且可以并行的执行复杂的过程结构，如循环或任务。 module inline_ tb; Time | data_ bus reg [7: 0] data_ bus; 0 | 8 b0000_0000 10 | 8 b0100_0101 // instance of DUT 30 | 8 b0100_0110 initial fork 40 | 8 b0100_0111 data_bus = 8b00; 45 | 8 b1000_1110 #10#10 ddaatta_a_bubuss = = 88hh45;45; 5050 || 8 8 bb1000_1000 #20 repeat (10) #10 data_bus = data_bus 60 | 8 b1001_0000 + 1; 65 | 8 b0010_0000 #25 repeat (5) #20 data_bus = data_bus 70 | 8 b0010_0001 1; 80 | 8 b0010_0010 85 | 8 b0100_0100 #140 data_bus = 8h0f; 90 | 8 b0100_0101 join 100 | 8 b0100_0110 endmodule 上面的两个repeat循环从不同时间开始，并行执行。 105 | 8 b1000_1100 象这样的特殊的激励集在单个的begin end块中 110 | 8 b1000_1101 将很难实现。