第四章NIOSII外围设备.pptVIP

第四章作业 查阅资料，解释FPGA的配置方式。 AS： PS： JTAG： 查阅资料，写出EPCS的四种类别，及各自的容量大小。找出EP2C70支持的EPCS的类别 SDRAM SDRAM:Synchronous Dynamic Random Access Memory，同步动态随机存储器。 同步：指 Memory工作需要同步时钟，内部命令的发送与数据的传输都以它为基准； 动态：指存储阵列需要不断的刷新来保证数据不丢失； 随机：指数据不是线性依次存储，而是自由指定地址进行数据读写。 SDRAM：通常用于需要大量易失性存储器且成本要求高的系统。 SDRAM比较便宜，但需要实现刷新操作，行列管理，不同延迟和命令序列等逻辑。 4.11 带Avalon接口的邮箱内核 软件编程 Altera为NiosII处理器用户提供访问邮箱内核的驱动程序，驱动程序中的函数直接操作低层硬件。邮箱软件编程有以下特性： 每个邮箱消息是一个32位字。 在共享存储器中有一个预定义的地址范围专门用于存储消息。该地址范围的大小取决于等待的消息数量的最大值。 邮箱软件在处理器之间执行消息FIFO。一次只有一个处理器可写入邮箱，且一次只有一个处理器可读取邮箱，以保证消息的完整性。 4.7 JTAG_UART内核 JTAG_UART内核综述 UART内核寄存器映射 4.7 JTAG_UART内核 JTAG_UART的寄存器描述 UART内核寄存器映射 偏移量 寄存器名称 R/W 位描述 31 … 16 15 14 … 11 10 9 8 7 … 2 1 0 0 数据 RW RAVAIL RVALID 保留 DATA 1 控制 RW WSPACE 保留 AC WI RI 保留 W R 数据 控制 4.7 JTAG_UART内核 － JTAG- UART 配 置 选 项 卡 JATG_UART配置选项卡 Write FIFO： 写FIFO设置 Read FIFO： 读FIFO设置 4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 SPI内核 4.9 DMA内核 4.10 带Avalon接口的互斥内核 4.11 带Avalon接口的邮箱内核 4.12 System ID内核 本章内容 4.8 SPI内核 SPI内核综述 SPI：嵌入式系统常用的标准串行接口。 SPI内核可执行主控制器或从控制器协议。 当配置为主控制器时，SPI内核可控制多达16个独立的SPI从控制器。接收和发送寄存器的宽度在1~16位之间配置。 SPI内核提供一个中断输出，只要传输结束，该输出就可标记一个中断。 4.8 SPI内核 SPI内核综述 SPI内核框图 SPI发送逻辑 SPI接收逻辑 4.8 SPI内核 SPI内核综述 SPI内核框图 主控制器模式端口配置 名称 方向 描述 MOSI 输出 输出数据到从控制器 MISO 输入 从控制器输入数据 sclk 输出 所有从控制器的同步时钟 ss_nM 输出 从控制器选择信号，其中M为0到15之间的数。 4.8 SPI内核 SPI内核综述 SPI内核框图 从控制器模式端口配置 名称 方向 描述 MOSI 输入 从主控制器输入数据 MISO 输出 输出数据到主控制器 sclk 输入 同步时钟 ss_nM 输入 选择信号 4.8 SPI内核 SPI内核的寄存器描述 UART内核寄存器映射 内部地址 寄存器名称 15…11 10 9 8 7 6 5 4 3 2…0 0 rxdata 接收数据 (n-1..0) 1 txdat 发送数据 (n-1..0) 2 status E RRDY TRDY TMT TOE ROE 3 control sso IE IRRDY ITRDY ITOE IROE 4 保留 5 slaveselect 从控制器选择屏蔽 txdat status control 保留 slaveselect rxdata 接收数据寄存器 发送数据寄存器 状态寄存器 控制寄存器 从控制器选择寄存器 4.8 SPI内核 － SPI 配 置 选 项 卡 SPI配置选项卡 MasterSlave： 主控制器/从控制器设置 Generate Select Signals： 通用选择信号 指定SPI控制器将连接的从控制器数量。（1~16） SPI Clock Rate： SPI时钟率 确定在主控制器和从控制器之间的SCLK信号。 Specify Delay： 指定延时 Data Register： 数据寄存器设置：影响 SPI内核中数据寄存器的大小和操