就是所谓的仿真-read.ppt

EDA技术 第二章 EDA技术流程及其工具 数字系统的设计准则 分割原则：适合逻辑表达；接口信号少；通用性好，易于移植；易于共享 系统的可观测性：观测系统关键点的信号 同步和异步电路：尽可能用同步电路 最优化设计：器件利用率高，系统速度快，布线容易即可实现性好 系统设计的艺术 2.1 FPGA/CPLD设计流程 2.1 FPGA/CPLD设计流程 2.1.1 设计输入（原理图/HDL输入） 1、图形输入 （1）原理图输入、状态图输入、波形图输入三种方法 （2）原理图输入法的优点和缺点 2.1.1 设计输入（原理图/HDL输入） 2、HDL文本输入 （1）使用如VHDL或Verilog的源程序，进行编辑输入 （2）有一些转化工具，可以在原理图和HDL文本输入之间进行转化 2.1.2 综合 一般来说，综合仅对应于HDL。 2.1.3 适配 适配器也称为结构综合器。 2.1.4时序仿真与功能仿真 几种不同的仿真测试： （1）时序仿真 （2）行为仿真（综合之前） 将VHDL设计源程序直接送到VHDL仿真器中仿真，与具体电路没有关系，仅是了解系统功能特性。 （3）功能仿真（综合之后） 不涉及硬件特性，如延时特性 2.1.5 编程下载 对CPLD的下载称为编程。 对FPGA中的SRAM（Static Random Access Memory，静态随机存储器）进行直接下载的方式称为配置。 对反熔丝结构和flash结构的FPGA的下载和对FPGA的专用配置ROM（Read Only Memory，只读存储器）的下载仍称为编程。 FPGA和CPLD的辨别和分类 2.1.6 硬件测试 将含有载入了设计的FPGA和CPLD的硬件系统进行统一的测试，为了在更真实的环境中检验VHDL设计的运行环境情况，特别是对于VHDL程序设计上不是太规范，语义上含有一定歧义的程序。 仿真器的理解是纯软件行为，选择范围很宽，而综合器的理解常在一有限范围内。二者在选择范围上的偏差将导致仿真结果与综合后实现的硬件电路在功能上不一致。因此，硬件测试十分必要。 2.2 ASIC及其设计流程 ASIC（专用集成电路，Application Specific Integrated Circuit）是相对于通用集成电路而言。 分为数字ASIC、模拟ASIC、数模混合ASIC 2.2.1 ASIC设计方法 1. 按版图结构及制造方法分，有半定制（semi-custom）和全定制（full-custom）两种实现方法。 2.2.1 ASIC设计方法 门阵列（Gate Array）法，又称为母片（Master Slice）法。 标准单元（Standard Cell）法 （1）优点 （2）存在的问题 可编程逻辑法 2.2.2 一般ASIC设计的流程 2.3 常用EDA工具 2.3.1 设计输入编辑器 Xilinx的ISE， Altera的MAX+plus Ⅱ等。 2.3.2 HDL综合器 （1）Synopsys公司的FPGA Compiler Ⅱ、DC-FPGA综合器。 （2） Synopsys公司的Synplify Pro综合器。 （3）Exemplar公司的Leonardo Spectrum等。 2.3 常用EDA工具 2.2.3 仿真器 主要介绍HDL仿真器 2.2.3 仿真器 按仿真的电路描述级别不同，HDL仿真器可完成的仿真类型： 系统级仿真、行为级仿真、 RTL级仿真、门级时序仿真 2.2.4 适配器 适配器的任务时完成目标系统在器件上的布局布线。 MAX＋plus Ⅱ含有嵌入的适配器（Fitter）。 2.4 MAX+plus Ⅱ概述 2.4 MAX+plus Ⅱ概述 2.5 IP核 IP（Intellectual Property）就是知识产权核或知识产权模块的意思。 分软IP、固IP和硬IP。 * * 2.1.4 时序仿真与功能仿真 在编程下载前必须利用EDA工具对适配生成的结果进行模拟测试，就是所谓的仿真。 System specification System division Logic design and synthesis Layout Verific-ation Simulate after synthesis Layout design 编译型仿真器 解释型仿真器 按对设计语言不同处理分 按对设计语言不同处理分 VHDL仿真器 Verilog仿真器 Mixed HDL仿真器 其他HDL仿真器 按仿真时是否考虑硬件延时分类，可分为功能仿真和时序仿真。 2.2.5 下载器（编程器） 把设计下载到对应的实际器件中，实现硬件设计。 2.4 MAX+plus Ⅱ概述 *