7 章 存储器.ppt

粗看起来，这两组的地址分配与全译码时相同，但是当用A10这一个信号作为选片控制时，只要A10=0，A11～A15可为任意值，都选中第一组；而只要A10=1，A11～A15可为任意值，都选中第二组。所以，它们的地址有很大的重叠区（每一组占有32K地址），但在实际使用时，只要我们了解这一点是不妨碍使用的。这种选片控制方式称为线选。 采用线选控制方式时，不光有地址重叠问题，而且用不同的地址线作为选片控制，则它们的地址分配也是不同的。 在用A11作为选片控制信号时，则这两组的基本地址为： 第一组： 0000～03FFH 第二组： 0800～0BFFH 但是，实际上只要A11=0，A15～A12、A10可为任意值，都选中第一组；而只要A11=1，A10、A12～A15可为任意值都选中第二组，它们同样有32K的地址重叠区。 当系统RAM的容量大于2K，如4K（或更多）时，若还用Intel 2114组成，则必须分成4组（或更多）。此时，显然就不能只用A10～A15中的一条地址线作为组控制线，而必须经过译码，可采用全译码方式，也可采用部分译码方式，如图7-14所示。 通常的微型机系统的内存储器中，总有相当容量的ROM，它们的地址必须与RAM一起考虑，分别给它们一定的地址分配。 3．存储器的读周期 要实现存储器读必须要为 低（有效）， 为高（表示读）。 存储器读，只有在地址有效以后；而且是从选片有效以后，数据才稳定输出。 读周期与读取时间是两个不同的概念。读周期是表示该芯片进行两次连续的读操作必须间隔的时间。故它总是大于或等于读取时间。 4．存储器的写周期 要实现写操作必须要 和都 为低。 但在地址改变期间， 必须为高，否则在地址变化期间可能会有误写入，破坏内存的状态。所以， 必须在地址有效以后过一段时间有效，使地址信号能够稳定；同样，也必须在 已变为高电平后，地址信号才允许改变。 7.2.4 64K位动态RAM存储器 1．Intel 2164A的结构 每一片的容量为64K×1位，即片内共有64K（65536）个地址单元，每个地址单元一位数据。用8片Intel 2164A就可以构成64K字节的存储器。片内要寻址64K，则需要16条地址线，为了减少封装引线，地址线分为两部分：行地址与列地址。芯片的地址引线只要8条，内部设有地址锁存器，利用多路开关，由行地址选通信号 （Row Address Strobe），把先出现的8位地址，送至行地址锁存器；由随后出现的列地址选通信号（Column Address Strobe） 把后出现的8位地址送至列地址锁存器。这8条地址线也用于刷新（刷新时地址计数，实现一行一行刷新）。 64K存储体由4个128×128的存储矩阵构成。 每个128×128的存储矩阵，有7条行地址和7条列地址线进行选择。7条行地址经过译码产生128条选择线，分别选择128行；7条列地址线经过译码也产生128条选择线，分别选择128列。 锁存在行地址锁存器中的7位行地址RA6～RA0同时加到4个存储矩阵上，在每个矩阵中都选中一行，则共有512个存储电路被选中，它们存放的信息被选通至512个读出放大器，经过鉴别、锁存和重写。 锁存在列地址锁存器中的7位列地址CA6～CA0（地址总线上的A14～A8），在每个存储矩阵中选中一列，则共有4个存储单元被选中。最后经过1：4 I/O门电路（由RA7与CA7控制）选中一个单元，可以对这个单元进行读写。 数据的输入和输出是分开的，由 信号控制读写。当 为高时，实现读出，选中单元的内容经过输出缓冲器（三态缓冲器）在DOUT引脚上读出。当 有效（低电平）时，实现写入，DIN引脚上的信号经过输入缓冲器（三态缓冲器）对选中单元进行写入。 2．读周期 读周期是由行地址选通信号 变低（有效）开始的。为了能使行地址可靠锁存，通常希望行地址能先于 信号有效。同样，为了保证列地址的可靠锁存，列地址领先于 信号。 要从指定单元读出信息，必须在 有效后， 也有效。 信息的读写，取决于控制信号 。为实现读出， 则信号必须在 有效前tRCS时间变为高电平。 3．写周期 要选定写入的单元， 和 必须都有效，而且行地址必须领先 有效。列地址必须领先 有效。 由 有效实现写入， 信号必须领先 有效。 要写入的信息，必须在有效前已经送至数据输入线DIN，且在 有效后必须保持时间。 4．读-修改-写周期 在指令中，常要对某一