采用TSMCumCMOS工艺设计方案的GHzWLAN功率放大器共源共栅.docVIP

Design of a 2.4GHz Power Amplifier Implement in 0.18um CMOS Technology摘 要：文章介绍了采用TSMC 0.18um CMOS工艺设计的2.4GHz WLAN (无线局域网)功率放大器，放大器采用并联拓扑结构设计，改善了功率附加效率（PAE）。在3.3V工作电压下，其压缩点输出功率为21dBm，最大输出功率22.3dBm，最大功率附加效率PAE高于38％，可应用于无线局域网802.11b标准的系统。关键词：无线局域网；功率放大器；CMOS；PAEAbstract: This paper presents a design of a 2.4GHz CMOS power amplifier based on a TSMC 0.18um CMOS technology for WLAN system. We present a power amplifier with a parallel structure that improves power efficiency. With a supply voltage of 3.3V,its Pout1dB is 21dBm,the maximum output power is 22.3dBm,the maximum Power Added Efficiency( PAE) is over 38%. It can be used in IEEE 802.11b Wireless LAN systems.Keywords: WLAN；power amplifier；CMOS；PAE1 引言近年来，运行于2. 4GHz ISM频段的无线局域网WLAN得到了迅速发展。其中基于IEEE 802. 11b标准的无线局域网由于其11Mbps的高传输速率满足了当前主流用户的需求，发展尤为迅速。无线局域网的迅速发展迫切需要低功耗、低成本的实现和解决方案，而亚微米、深亚微米技术的不断发展,使得Si基CMOS工艺在数GHz频段上的RFIC基本上可与GaAs RFIC一争高下，其本身又具有低价格、低功耗和高集成度的特点以及和基带数字电路的工艺相兼容,最终可以实现片上系统(SOC)的特点。因此用Si基CMOS工艺实现RFIC成为近年来国际上的热点研究领域[1]。基于CMOS工艺实现的射频系统对于像无线局域网WLAN这样的短距离无线通信系统变得非常有竞争力。本文介绍WLAN系统中的关键模块—功率放大器电路的设计。2 功率放大器的电路设计一个典型的功率放大器一般包括输入匹配网络、晶体管放大电路、阻抗变换网络、直流偏置和输出阻抗匹配网络[2]，如图1所示。?图1 功率放大器结构框图2.1 输入匹配网络的设计由于晶体管的输入阻抗是复数，为了减少输入端的信号反射，必须要有输入匹配网络，使电路的输入阻抗与源的阻抗(50Ω) 匹配。如图2所示，由C1、L1、C2、L2分别组成的L形网络实现电路的输入阻抗与源阻抗的匹配，C3、C4、C5、C6为隔直电容。通过仿真得到输入端的反射系数S11约为-20 dB。2.2 输出匹配网络的设计由于0.18umCMOS工艺提供的电源电压比较低，为了在输出端获得较大的输出功率，就必须使负载阻抗经过输出网络的阻抗变换后，在放大电路的输出端呈现出较小的值，从而提高输出功率。如图2所示，输出网络由C7、C9、L3及C8、C10、L4组成，完成阻抗变换和滤波功能，C7、C8同时也为隔直电容。由于输出电流很大，很难实现全部元件的片内集成，在此RFC(扼流电感) 、C7、C8、C9、C10、L3、L4均为片外分立元件。?图2 功率放大器电路结构示意图2..3 放大电路的设计为达到设计目的，本文采用了共源共栅（Cascode）技术、差分结构以及两管并联的拓扑结构来进行设计，如图2所示。Cascode技术是模拟电路中常采用的一种电路设计技术，它可以增加低频放大器的输出阻抗和增益，降低Miller电容的影响，提高输入输出之间的隔离度。在设计PA时，晶体管所能承受的最高电压Vmax受到晶体管击穿电压的限制，而最小电压则受到Knee电压的限制，而功率放大器采用Cascode技术可以减轻晶体管击穿电压的压力，提高功率放大器输出电压的摆幅，从而降低对晶体管最大电流能力的要求，提高功率放大器的效率，并减小输出晶体管的尺寸。差分结构由于其对称的结构特点，可以在较低的电源电压下得到较大的输出动态范围，提高放大器的输出电压摆幅，同时可以有效抑制电源上存在的噪声和从衬底或连线耦合过来的噪声，降低功率放大器对封装寄生效应的灵敏度，还可以降低功率放大器对芯片其它电路的干扰[3]。本文采用两管并联的拓扑结构，它与传统的并联