(解密)TDN CM++ CPLD实验资料2.pdf

P24 ： 2 ．2 并行加法器设计实验 一．实验目的 1. 掌握并行加法器的原理及其设计方法。 2. 熟悉 CPLD 应用设计及 EDA 软件的使用。 二．实验设备 1. TDN-CM+或 TDN-CM++教学实验系统一套。 2. PC 微机一台。 三．实验原理 本节实验使用大规模可编程逻辑器件 MAXII EPM570T100C5 来设计实现一个 4 位的并 行进位加法器。传统的数字系统设计只能是通过设计电路板来实现系统功能，而采用可编程 逻辑器件，则可以通过设计芯片来实现系统功能。从而有效地增强了设计的灵活性，提高了 工作效率。并能够缩小系统体积，降低能耗，提高系统的性能和可靠性。 对该器件的逻辑系统设计是通过使用硬件描述语言或原理图输入来实现的，硬件描述语 言有 ABEL、VHDL 等多种语言，本节实验是使用原理图输入来进行编程的。 下面是一个用原理图输入设计一个四位并行加法器加法器的例子。该加法器采用并行进 位，有两组四位加数 A3 ～A0、B3 ～B0 输入，四位本地和 F3 ～F0 输出，一个低位进位 C0 输入及一个本地进位 CY 输出。 系统采用 Quartus II 软件来对可编程逻辑器件 MAXII EPM570T100C5 进行编程设计实 验。Quartus II 可采用原理图或硬件描述语言来进行设计输入，并能对所设计的数字电子系统 进行功能仿真和时序仿真。其编译器是此软件的核心，它能进行逻辑优化，并将逻辑映射到 器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。该软件支持多种可编程逻 辑器件。 四．实验步骤 1. 如图 2.2-1 所示，运行 Quartus II 软件。 2. 选择菜单 FileNew Project Wizard ，如图 2.2-2 所示，建立一个新工程。出现如图 2.2-3 所示 New Project Wizard 对话框界面。 3. 点击“Next”出现如图 2.2-4 所示的 ADDERFILE 对话框界面，在 FILE NAME 栏 中输入“ADDER”。 4. 点击“Next”出现如图 2.2-5 所示的器件设置对话框界面，选择 CPLD 开发板使用的 MAXII 系列 EPM570T100C5 芯片，一直点击“Next”按钮，完成新工程的建立。 5. 建立新工程后，选择菜单 FileNew ，弹出如图 2.2-6 所示的新建设计文件选择窗口。 创建图形设计文件，选择图 2.2-6 所示对话框中的“Device Design Files”页下的“Block Diagram/Schematic File”；若要创建VHDL 描述语言设计文件则可选择图 2.2-6 所示 对话框中“Device Design Files”页下的“VHDL File”。选择好所需要的设计输入方 式后点击“OK”按钮，打开图形编辑器界面。 图 2.2-1 运行 Quartus II 软件界面 图 2.2-2 建立新工程向导 图 2.2-3 New Project Wizard 对话框界面 图 2.2-4 ADDFILE 对话框界面 图 2.2-5 器件设置对话框界面 图 2.2-6 新建设计文件选择窗口 6. 选择 FileSave As 菜单，在如图 2.2-7 所示的文件保存对话框中，将创建的图形设 计文件的名称保存为工程顶层文件名称。 图 2.2-7 文件保存对话框 7. 在图形编辑器窗口中双击鼠标左键或选择菜单“EditInsert Symbol”，弹出如图 2.2-8 所示的 Symbol 对话框界面。 图 2.2-8 Symbol 对话框界面 8. 在 Name 栏中输入 AND2 ，所选择符号出现在 Symbol 对话框的右边，点击“OK” 按钮，选中该符号在合适的位置点击鼠标左键放置符号